- •1. История эвм и основные определения
- •1.1 История создания эвм
- •1.2 Принципы фон Неймана
- •1.3 Особенности современных компьютеров
- •1.4 Развитие программного обеспечения
- •1.5 История пэвм
- •1.6 Появление ibm pc
- •1.7 Принцип открытой архитектуры
- •1.8 Развитие компьютеров ibm pc
- •2. Основы цифровой электроники
- •2.1. Числа, используемые в цифровой электронике. Двоичная система счисления
- •2.1.1. Перевод чисел из десятичной системы счисления в двоичную и обратно
- •2.1.2. Двоичная арифметика
- •2.1.3. Представление отрицательных чисел в двоичной системе счисления
- •2.1.4. Представление чисел c плавающей точкой в двоичной системе счисления
- •2.2 Другие системы счисления, используемые в микропроцессорной технике
- •2.2.1 Шестнадцатеричная система счисления
- •2.2.2 Двоично-десятичная система счисления
- •2.3. Базовые логические элементы
- •2.3.1. Формы описания логических элементов
- •2.3.2. Универсальный характер логического элемента и-не.
- •2.3.3. Логические элементы с числом входов больше двух
- •2.3.4. Интегральные схемы
- •2.3.5. Конструирование схемы по таблице истинности.
- •2.4. Классификация цифровых схем
- •2.5. Комбинационные схемы
- •2.5.1. Мультиплексор
- •2.5.2. Демультиплексор
- •2.5.3 Дешифратор
- •2.5.4 Дешифратор двоичного кода в сигнал семисегментного индикатора
- •2.6. Последовательные схемы
- •2.6.1 Асинхронный rs – триггер
- •2.6.2 Синхронный d-триггер
- •2.7 Двоичные счетчики
- •2.8 Регистры
- •2.9 Арифметические устройства.
- •2.9.1 Устройства сложения
- •2.9.1.1 Полусумматор
- •2.9.1.2 Полный сумматор
- •2.9.1.3. Многоразрядный сумматор
- •2.9.2 Устройства выполняющие операцию вычитания
- •2.9.2.1.Полувычитатель
- •2.9.2.2. Полный вычитатель
- •2.9.2.3. Многоразрядный вычитатель
- •2.9.3 Умножители
- •2.9.3.1. Многотактный умножитель сложения и сдвига
- •2.9.3.2 Матричный умножитель
- •3 Программируемые логические интегральные схемы (плис)
- •3.1 Классификация сбис пл
- •3.2 Язык описания аппаратуры ahdl
- •If high then
- •Io: bidir
- •Variable
- •Variable
- •If load then
- •4 Микропроцессорная техника
- •4.1 Общая структура микроЭвм.
- •4.2 Микропроцессорный комплект бис кр580 или intel8080.
- •4.3 Архитектура микропроцессора кр580ик80 (i8080)
- •4.3.1 Состав бис
- •4.3.2 Описание выводов микросхемы
- •4.3.3 Команды микропроцессора кр580ик80
- •4.3.3.1 Группа команд пересылки
- •4.3.3.2 Группа арифметических команд
- •4.3.3.3 Группа логических команд
- •4.3.3.3 Группа команд передачи управления
- •4.3.3.4. Группа команд работы со стеком, ввода-вывода и управления регистрами процессора;
- •4.4 Программируемый контроллер прерывания (пкп) кр580вн59
- •4.5 Архитектура программируемого таймера кр580ви53
- •4.6 Архитектура бис программируемого адаптера параллельного интерфейса кр580вв55.
- •4.7 Программируемый контроллер режима прямого доступа к памяти кр580 вт57.
- •4.8 Программируемый контроллер последовательного интерфейса кр580вв51
- •5. Сопряжение цифровых и аналоговых устройств.
- •5.1 Цифроаналоговые преобразователи
- •5.1.1.1 Цап с широтно-импульсной модуляцией
- •5.1.1.2 Последовательный цап на переключаемых конденсаторах
- •5.1.2 Параллельные цап
- •5.1.2.1 Цап с суммированием весовых токов
- •5.1.2.2 Параллельный цап на переключаемых конденсаторах (цап с суммированием зарядов)
- •5.1.2.3 Цап с суммированием напряжений
- •5.1.3 Параметры цап
- •5.1.3.1 Статические параметры
- •5.1.3.2 Динамические параметры
- •5.1.3.3 Шумы цап
- •5.2. Аналого цифровые преобразователи
- •5.2.1 Параллельные ацп
- •5.2.2 Последовательные ацп
- •5.2.2.1 Ацп последовательного счета
- •5.2.2.2 Ацп последовательного приближения
- •5.2.2.3 Интегрирующие ацп
- •5.2.2.3.1 Ацп многотактного интегрирования
- •5.2.2.3.2 Сигма-дельта ацп
- •5.2.2.3.3 Преобразователи напряжение-частота
- •5.2.3 Последовательно-параллельные ацп
- •5.2.3.1 Многоступенчатые ацп
- •5.2.3.2 Многотактные последовательно-параллельные ацп
- •5.2.3.3 Конвеерные ацп
- •5.2.4 Параметры ацп
- •6. Интерфейсы, применяемые в микропроцессорных системах и микроконтроллерах.
- •6.3 IrDa (http://www.Gaw.Ru)
- •6.4 Ieee 1284 (Centronics, ecp, epp)
- •Interfaces.By.Ru
- •6.9 1Wire
- •6.10. Jtag
- •6.11 Механизмы кодирования передаваемых в последовательном коде данных
5.2.1 Параллельные ацп
АЦП этого типа осуществляют квантование сигнала одновременно с помощью набора компараторов, включенных параллельно источнику входного сигнала. На рис. 3 показана реализация параллельного метода АЦ-преобразования для 3-разрядного числа.
С помощью трех двоичных разрядов можно представить восемь различных чисел, включая нуль. Необходимо, следовательно, семь компараторов. Семь соответствующих эквидистантных опорных напряжений образуются с помощью резистивного делителя.
Если приложенное входное напряжение не выходит за пределы диапазона от 5/2h, до 7/2h, где h=Uоп/7 - квант входного напряжения, соответствующий единице младшего разряда АЦП, то компараторы с 1-го по 3-й устанавливаются в состояние 1, а компараторы с 4-го по 7-й - в состояние 0. Преобразование этой группы кодов в трехзначное двоичное число выполняет логическое устройство, называемое приоритетным шифратором, диаграмма состояний которого приведена в табл.1.
Таблица 1
Входное напряжение |
Состояние компараторов |
Выходы | ||||||||
Uвх/h |
К7 |
К6 |
К5 |
К4 |
К3 |
К2 |
К1 |
Q2 |
Q1 |
Q0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
1 |
2 |
0 |
0 |
0 |
0 |
0 |
1 |
1 |
0 |
1 |
0 |
3 |
0 |
0 |
0 |
0 |
1 |
1 |
1 |
0 |
1 |
1 |
4 |
0 |
0 |
0 |
1 |
1 |
1 |
1 |
1 |
0 |
0 |
5 |
0 |
0 |
1 |
1 |
1 |
1 |
1 |
1 |
0 |
1 |
6 |
0 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
0 |
7 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
Подключение приоритетного шифратора непосредственно к выходу АЦП может привести к ошибочному результату при считывании выходного кода. Рассмотрим, например переход от трех к четырем, или в двоичном коде от 011 к 100. Если старший разряд вследствие меньшего времени задержки изменит свое состояние раньше других разрядов, то временно на выходе возникнет число 111, т.е. семь. Величина ошибки в этом случае составит половину измеряемого диапазона.
Так как результаты АЦ-преобразования записываются, как правило, в запоминающее устройство, существует вероятность получить полностью неверную величину. Решить эту проблему можно, например, с помощью устройства выборки-хранения (УВХ). Некоторые интегральные микросхемы (ИМС) параллельных АЦП, например МАХ100, снабжаются сверхскоростными УВХ, имеющими время выборки порядка 0,1 нс. Другой путь состоит в использовании кода Грея, характерной особенностью которого является изменение только одной кодовой позиции при переходе от одного кодового значения к другому. Наконец, в некоторых АЦП (например, МАХ1151) для снижения вероятности сбоев при параллельном АЦ-преобразовании используется двухтактный цикл, когда сначала состояния выходов компараторов фиксируются, а затем, после установления состояния приоритетного шифратора, подачей активного фронта на синхровход выходного регистра в него записывают выходное слово АЦП.
Как видно из табл. 1, при увеличении входного сигнала компараторы устанавливаются в состояние 1 по очереди - снизу вверх. Такая очередность не гарантируется при быстром нарастании входного сигнала, так как из-за различия во временах задержки компараторы могут переключаться в другом порядке. Приоритетное кодирование позволяет избежать ошибки, возможной в этом случае, благодаря тому, что единицы в младших разрядах не принимаются во внимание приоритетным шифратором.
Благодаря одновременной работе компараторов параллельный АЦП является самым быстрым. Например, восьмиразрядный преобразователь типа МАХ104 позволяет получить 1 млрд. отсчетов в секунду при времени задержки прохождения сигнала не более 1,2 нс. Недостатком этой схемы является высокая сложность. Действительно, N-разрядный параллельный АЦП сдержит 2N-1 компараторов и 2N согласованных резисторов. Следствием этого является высокая стоимость (сотни долларов США) и значительная потребляемая мощность. Тот же МАХ104, например, потребляет около 4 Вт.