2.9.2.1.Полувычитатель
Полувычитатель— логическая схема, имеющая два входа и два выхода. Полувычитатель позволяет вычислять разность A-B, где A и B — это одноразрядные двоичные числа (А-уменьшаемое, B-вычитаемое) при этом результатом будут два бита D и Bo (D — это бит разности , а Bo — бит заёма)
Рисунок 2.36 - Электрическая принципиальная схема полувычитателя
Рисунок 2.37 - Условно графическое обозначение полувычитателя
На основании схемы составим таблицу истинности
Таблица__
|
Входы |
Выходы | ||
|
A |
B |
Di |
B0 |
|
0 |
0 |
0 |
0 |
|
0 |
1 |
1 |
1 |
|
1 |
0 |
1 |
0 |
|
1 |
1 |
0 |
0 |
|
Уменьшаемое |
Вычитаемое |
Разность |
Заем |
2.9.2.2. Полный вычитатель
При вычитании многоразрядных двоичных чисел нужно принимать во внимание заем "единиц" в более старших разрядах. Такую операцию осуществляет полный вычитатель. Рассмотрим схему полного вычитателя с использованием двух полувычитателей.
Рисунок 2.38 - Электрическая принципиальная схема полного вычитателя с использованием полувычитателей
Рисунок 2.39 - Условно графическое обозначение полного вычитателя.
Пользуясь рисунком 2.38 составим таблицу истинности полного вычитателя
Таблица__
|
Входы |
Выходы | |||
|
A |
B |
Bi |
Di |
B0 |
|
0 |
0 |
0 |
0 |
0 |
|
0 |
0 |
1 |
1 |
1 |
|
0 |
1 |
0 |
1 |
1 |
|
0 |
1 |
1 |
0 |
1 |
|
1 |
0 |
0 |
1 |
0 |
|
1 |
0 |
1 |
0 |
0 |
|
1 |
1 |
0 |
0 |
0 |
|
1 |
1 |
1 |
1 |
1 |
|
A-B-Bi |
Разность |
Заем | ||
2.9.2.3. Многоразрядный вычитатель
На базе полувычитателей и полных вычитателей строятся схемы многоразрядных параллельных вычитателей. Рассмотрим схему четырехразрядного вычитателя, осуществляющего вычитание двух четырехразрядных двоичных чисел.
Работу многоразрядного вычитателя поясняет рисунок 2.40. На входы A вычитателей подается первое уменьшаемое. На входы B вычитателей вычитаемое. На выходах С формируется разность. Для обеспечения заема из младшего разряда в старший выходы заема младшего разряда подключаются к входам заема старшего разряда. Отметим, что младший разряд «сообщает» старшему о том, что он у него занял независимо от того была ли единица в старшем разряде.
Рассмотрим схему четырех разрядного параллельного вычитателя.
Рисунок 2.40 - Принцип работы многоразрядного вычитателя.
2.9.3 Умножители
С точки зрения принципа действия умножители разделяются на многотактные (сложения и сдвига) и однотактные (матричные). В любом случае произведение является результатом последовательных сложений и сдвигов.
2.9.3.1. Многотактный умножитель сложения и сдвига
Рассмотрим структуру многотактного умножителя, умножающего 2 четырехразрядных двоичных числа. При умножении необходимо сформировать 4 строки частичной суммы. Строки формируются с помощью элемента И. Например X1Y0 означает логическое И между X1 и Y0. Для формирования произведения необходимы также сумматоры и устройство обеспечивающее сдвиг частичных сумм друг относительно друга, как на рисунке 2.41.
Рисунок 2.41 - Умножитель четырехразрядных чисел. Принцип работы.
Для реализации вышеуказанных функций можно применить следующую схему многотактного умножителя:
Рисунок 2.42. Многотактный умножитель четырехразрядных двоичных чисел.
Как видно из рисунка 2.42 многоактный умножитель состоит из резистора сдвига 1 множителя, предназначенного для хранения второго множителя, сигнал ТАКТ1, осуществляющий сдвиг регистра сдвига 1 на 1 разряд вправо. Схемы И предназначены для формирования строк частичных сумм. Сумматоры предназначены для сложения частичных сумм. Регистр сдвига произведения предназначен для хранения произведения и сдвига частичных сумм на 1 разряд вправо.
Принцип работы:
В начальный момент времени в регистре сдвига произведения содержится 0, а в регистре сдвига 1 множителя записывается второй сомножитель. На входы Х0..Х3 подается первый сомножитель, при этом младший разряд регистра сдвига второго сомножителя У0 подается на входы схем И, подается первый сомножитель. На выходах схем И формируется первая строка частичной суммы, которая подается на входы А сумматоров. На входы В сумматоров подается значение из регистра сдвига произведения. В данный момент это 0. Результат сложения записывается в регистр сдвига произведения. Далее подается ТАКТ 2, осуществляющий сдвиг регистра сдвига произведения на один разряд вправо.
Подается тактовый импульс ТАКТ 1, который сдвигает регистр сдвига 1, и на выходе регистра сдвига регистра появляется разряд Y1, который подается на схемы И, формируя на выходах схем И вторую строчку частичной суммы, которая подается на входы А сумматоров. На входы В сумматоров подается сдвинутый один раз результат из регистра сдвига произведения. Результат сложения опять записывается в регистр сдвига произведения и подается ТАКТ2, по которому регистр сдвига 2 сдвигается на один разряд вправо. Далее процесс повторяется еще 2 такта ТАКТ1 и ТАКТ2, по которым формируется третья и четвертая строчки частичных сумм.
Недостатком такого умножителя является то, что умножение происходит за несколько тактов тактовой частоты. Для четырехразрядного потребуется 4 импульса ТАКТ1 и 4 импульса ТАКТ2, что ограничивает быстродействие. Достоинством является простота аппаратной реализации, особенно для многоразрядных умножителей. Указанного недостатка лишен матричный умножитель, поскольку он выполняет операцию умножения на один такт.