6.4. Сумматоры

Сумматоры представляют собой цифровые устройства для сложения чисел. Рассмотрим сложение двух целых двоичных чисел без знаков А и В с формированием их суммы S:

А = 0 1 0 1 1

+

В = 0 0 0 1 1

S = 0 1 1 1 0

Из примера следует, что при формировании результата в любом i-ом разряде необходимо учесть значение чисел в этом разряде a_i и b_i, а так же перенос в этот разряд из предыдущего разряда P_i. Формируются значение суммы в этом разряде S_i и перенос в следующий разряд P_i+1. Сумматор может быть построен в виде комбинационного устройства, содержащего схемы для сложения отдельных разрядов (одноразрядные двоичные сумматоры). Условия функционирования одноразрядного сумматора определяются в таблице 6.3:

Таблица 6.3. Условия функционирования одноразрядного сумматора

Pi	ai	bi	Si	Pi+1
0	0	0	0	0
0	0	1	1	0
0	1	0	1	0
0	1	1	0	1
1	0	0	1	0
1	0	1	0	1
1	1	0	0	1
1	1	1	1	1

Булевы функции, описывающие работу одноразрядного двоичного сумматора, можно записать в виде (СДНФ):

(6.4.)

Используя различные варианты преобразования этих функций, можно реализовать большое число структур одноразрядных двоичных сумматоров. В качестве примера рассмотрим один из возможных вариантов построения сумматора на элементах И-НЕ. Выполним преобразование функции S_i:

Обозначим

Тогда

Перейдем с помощью формулы де Моргана к базису Шеффера:

(6.7.)

где . (6.8.)

Преобразование функции p_i+1 на основе склеивания и последующего использования формулы де Моргана дает:

Структурная схема одноразрядного двоичного сумматора, соответствующая полученным в результате преобразования булевым выражениям, приведена на рис. 6.4.1.

Рис. 6.4.1. Схема одноразрядного логического сумматора

При построении КЦУ с несколькими выходами во многих случаях для уменьшения числа ЛЭ целесообразно использовать общие конструкции структурных формул. В данном примере применяется как в булевой формуле для S_i, так и в формуле для P_i+1.

Условное графическое обозначение одноразрядного двоичного сумматора приведено на рис. 6.4.2.

Рис. 6.4.2. Обозначение одноразрядного логического сумматора.

Перенос из младшего разряда здесь обозначен P₀, перенос в следующий разряд P₁.

Для обработки многоразрядных чисел объединяется соответствующее число одноразрядных сумматоров. При этом отдельные разряды обрабатываемых чисел А и В подаются на входы a_i и b_i. На вход P_i подается перенос из предыдущего, более младшего разряда. Формируемый в данном разряде перенос P_i+1 передается в следующий, более старший разряд. Такая организация процесса формирования переноса, называемая последовательным переносом, снижает быстродействие многоразрядного сумматора, так как полученный результат в старшем разряде сумматора обеспечивается только после завершения распространения переноса по всем разрядам. Поэтому иногда организуется параллельный перенос. Для этого в каждом одноразрядном двоичном сумматоре дополнительно формируются два сигнала: образование переноса g_i+1 и распространение переноса h_i+1:

(6.9.)

Действительно, при a_i=b_i=1 в i-ом разряде будет иметь место формирование переноса P_i+1 в следующий разряд независимо от результата переноса из предыдущего i-ого разряда. Следовательно, можно передавать сигнал переноса для обработки старших разрядов, не дожидаясь окончания формирования переноса из младших разрядов. Однако, если хотя бы один из сигналов a_i, b_i равен единице, то перенос в следующий разряд будет иметь место при наличии переноса из предыдущего разряда. Поэтому можно обеспечить формирование переноса P_i+1 с использованием специальной схемы ускоренного переноса, которая обрабатывает сигналы g и h из каждого разряда по следующему правилу:

(6.10.)

Для реализации ускоренного переноса в одноразрядные двоичные сумматоры необходимо ввести дополнительные ЛЭ для формирования сигналов g_i+1 и h_i+1 согласно формулам (6.9.).