- •Стандарт ieee 754 представления чисел в формате с плавающей запятой
- •Формат команды
- •Формат двухадресной эвм
- •Формат одноадресной эвм
- •Формат команды мп mips
- •Этапы выполнения команд
- •11) Понятие об isa
- •12) Функционирование фон-неймановской эвм на уровне микроопераций (на примере пересылки данных между регистрами мп) Функционирование эвм классической архитектуры
- •1.1 Теория моделирования
- •18) Модели-аналоги и авм.
- •19) Моделирование математических функций и авм.
- •21) Сравнительная характеристика авм и цвм.
- •24) Классификация архитектур эвм.
- •1. Супер-эвм
- •2. Универсальные эвм [mainframe]:
- •3. Мини-эвм:
- •4. Микро-эвм:
- •25) Классификация бис зу
- •26) Постоянные зу (rom). Архитектура и временная диаграмма работы. Архитектура пзу
- •2.2. Временная диаграмма работы пзу
- •27) Типы пзу.
- •2.3.1. Масочные (обычные) пзу (англ. Mrom – Masked rom)
- •2.3.2. Программируемые пзу (ппзу, англ. Prom – Programmable rom)
- •2.3.3. Стираемые программируемые пзу (сппзу, англ. Eprom – Erasable Programmable rom)
- •2.3.4. Репрограммируемые пзу (рпзу, англ. Eeprom – Electrically Erasable Programmable rom)
- •30) Оперативные зу(ram). Блок-схемы построения, временные диаграммы.
- •3.1.1. Система 2d
- •3.1.2. Система 3d
- •3.1.3.Система 2d-м
- •3.2. Элементы памяти зу статического типа
- •3.4. Временные диаграммы озу
- •31) Динамические озу (dram)
- •4.1. Элементы памяти dram
- •4.2. Регенерация памяти
- •32) Архитектура динамического озу (dram), временные диаграммы.
- •4.3. Устройство и функционирование dram
- •4.4. Временные диаграммы работы памяти динамического типа
- •33) Уровни организации и характеристики современных сбис dram.
- •34) Современные технологии построения сбис dram (frm, edo, bedo, sdram, ddr)
- •4.5.1. Традиционная память dram
- •4.5.5. Синхронная dram (sdram)
- •35) Синхронные динамические озу (sdram)
- •36) Виртуальная память.
- •37) Сегментация памяти в реальном режиме
- •39) Страничная организация памяти Разбиение памяти на страницы
- •40) Иерархия памяти современных мп.
- •5.1. Общее представление о кэш-памяти
- •5.2. Виды кэш-памяти
- •42) Ассоциативные зу
- •8.1. Введение
- •8.2. Ассоциативный принцип поиска
- •8.4. Применение азу и тенденции развития ассоциативных средств хранения и обработки информации
- •43) Блок-схема ассоциативного зу (сам)
- •8.3. Архитектура и функционирование азу
- •44) Сравнение адресного и ассоциативного способов выборки
- •45) Сравнительная характеристика озу и азу
- •49) Манифест Дэвида Паттерсона
- •1 Этап — «Застой» (до начала 80-х)
- •2 Этап — «Зарождение» (80-е — начало 90-х)
- •3 Этап — «Развитие» (1990-1995 гг.)
37) Сегментация памяти в реальном режиме
37)Сегментация памяти в реальном режиме
Сегментная организация памяти в микропроцессорах i8086/88 и в реальном режиме работы микропоцессоров x86.
В микропроцессорах i8086/88 сегментация памяти осуществляется простым способом. Все адресное пространство в 1 Мбайт разбивается на несколько (от 16 до 65536) смежных блоков памяти. Каждый такой блок может иметь размер от 16 байт до 64 Кбайт и выравнивается на шестнадцатибайтной границе. Блок памяти длиной в 16 байт и выравненный на 16-ти байтной границе называется параграфом. Для обращения к любому адресу в памяти необходимо знать его физический адрес, который в микропроцессорах i8086/88 и реальном режиме работы микропроцессоров x86 совпадает с его линейным адресом.
В общем случае для формирования линейного адреса необходимо знать базу (Base, Segment) и смещение (Offset) этого адреса. В микропроцессорах i8086/88 оба компонента линейного адреса являются шестнадцатиричными.
Для микропроцессоров x86 в реальном режиме работы смещение (Offset) является одновременно эффективным адресом. Эффективные адреса формируются в Intel-совместимых микропроцессорах с помощью регистров данных (смотри VOLIII(6), "Системные регистры центрального процессора".) Эффективный адрес формируется следующим образом.: к восьми или шестнадцатиразрядному смещению в программе добавляется 16-ти разрядное содержимое базового регистра и 16-ти разрядное содержимое индексного регистра. (смотри VOLIII(6) "Классификация регистров данных").
Примечания: 1. Разрядность смещения должна соответствовать разрядности регистра, куда пересылаются данные.
2. Обычно в базовом регистре содержится начальный адрес блока извлекаемых данных, а в индексном регистре -- длина извлекаемой записи, умноженная на порядковый номер (от 0 до N-1) записи.
Система команд в микропроцессорах x86 устроена так, что для образования эффективного адреса необходимо обязательное присутствие только одного его компонента. Таким образом любой компонент: база, индекс, смещение -- или даже оба из них могутбыть опущены.
Примечание: Необходимые сочетания индексных, базовых регистров и разрядности смещения не произвольны, а резервируются фирмой Intel в своих разработках. Подробнее о формировании эффективных адресов смотри [В,С. Петрухин,, стр. 103-106 для реального режима, стр. 110-114 для защищенного режима].
38) Сегментация памяти в защищённом режиме
Как говорилось раньше, сегментация памяти защищённого режима представляет собой совсем другую форму адресации: вместо привычной для реального режима адресации «сегмент:смещение» используется адресация «селектор:смещение». Рассмотрим структуру селектора:
Рисунок 11. Формат селектора
Биты 3-15 указывают номер дескриптора в выбранной таблице дескрипторов (о таблицах чуть ниже). Таким образом, селектор может описать 213=8192 дескрипторов для одной таблицы. Каждый дескриптор в таблице описывает сегмент, при чём он не обязательно должен быть сегментом кода или данных (о типах сегментов будет написано ниже). Бит 2 – флаг TI (Table Indicator). Этот флаг указывает, какая из двух таблиц дескрипторов будет использоваться для загрузки дескриптора. Если флаг равен нулю, то используется глобальная таблица дескрипторов (GDT – Global Descriptor Table), в другом случае используется локальная таблица дескрипторов (LDT – Local Descriptor Table). Теперь поймём, что значит фраза «загрузка дескриптора». Дело в том, что, начиная с процессора 80286, размер сегментных регистров стал равным не двум байтам, а десяти, доступными из которых остались только два младших (в них и грузится селектор). Однако при загрузке селектора в младшие два байта сегментного регистра, в старшие 8 байт автоматически загружается дескриптор из используемой таблицы, по которому и ведётся дальнейшая адресация. Биты 0-1 содержат запрашиваемый уровень привилегий (RPL – Requested Privilege Level) доступа к сегменту, то есть с какими привилегиями программа обращается к сегменту, описанному дескриптором. О привилегиях доступа будет сказано позже, и пока будем считать их равными нулю (то есть, самыми высокими). Пока в наших примерах достаточно пользоваться сегментными дескрипторами. Рассмотрим структуру сегментного дескриптора:
Рисунок 12. Формат сегментного дескриптора