3.1.3.Система 2d-м

В качестве примера рассмотрим некоторое ОЗУ емкостью 1К×4 и соответствующей разрядностью шин. То есть N=1024, n=4. Матрица запоминающих элементов состоит из q×q элементов памяти, .

Рис. 3.4.

Блок BD состоит из n формирователей записей, m усилителей считывания и ключевых элементов Switch, управляемых блоком DC Y.

В режиме записи в рассматриваемом примере выходы 4-х формирователей записи с помощью управляемых дешифратором DC Y ключевых элементов подключаются к 4-м из 64 столбцов матрицы элементов памяти М. При этом производится запись информации в эти выбранные 4 элемента памяти той строки матрицы-нако пителя, которая отвечает возбужденному выходу дешифратора DC Х. Остальные элементы памяти данной строки находятся в состоянии хранения информации.

В режиме считывания с помощью ключевых элементов к выходам 4-х усилителей считывания подключается 4 из 64 столбцов матрицы элементов. При этом производится считывание информации с 4-х элементов памяти с той строки, которая возбуждена соответствующим выходом дешифратора DC X. Остальные элементы памяти данной строки находятся в состоянии хранения информации.

Т.о. ЗУ структуры 2DM для матрицы запоминающих элементов с адресацией от дешифратора DC X имеет как бы характер структуры 2D: возбужденный выход дешифратора выбирает целую строку. Однако в отличие от структуры 2D, длина строки не равна разрядности хранимых слов, а многократно ее превышает. При этом число строк матрицы уменьшается и, соответственно, уменьшается число выходов дешифратора.

Структура 2DM наиболее удобна для построения полупроводниковых ЗУ и в настоящее время широко используется как в оперативных, так и в постоянных ЗУ.

3.2. Элементы памяти зу статического типа

В настоящее время элементы памяти ОЗУ статического типа реализуются как на МДП-транзисторах, так и на биполярных транзисторах.

Рис. 3.5. Схема биполярной ячейки памяти

На рис. 3.5. показана упрощенная схема биполярной ячейки памяти. В такой ячейке хранится 1 бит информации. Ячейка реализована с использованием технологии многоэмиттерной транзисторно-транзисторной логики (ТТЛ). Как следует из схемы, ячейка памяти представляет собой не что иное, как обычный триггер. Этот триггер может быть установлен либо в состояние 1, либо в состояние 0 (сброс). Если триггер установлен в 1, то это значение сохраняется в нем до тех пор, пока не будет произведен сброс или не будет выключено питание. Для образования триггера два многоэмитторных транзистора охвачены обратными связями. Установка в 1 и сброс триггера осуществляется подачей сигналов на соответствующие эмиттеры. При обращении к ячейке по линии выбора образуется низкоимпедансный выходной сигнал допустимого уровня.

Рис. 3.6. Схема ячейки статической МОП-памяти

На рис. 3.6. приведена упрощенная схема ячейки статической МОП-памяти. В сущности, она также представляет собой триггер. Как и в большинстве устройств на МОП-структурах, в качестве нагрузочных сопротивлений здесь используются МОП-транзисторы с постоянно смещенными затворами. Для ввода и вывода информации из ячейки служит еще одна пара МОП-транзисторов. Как и в случае биполярной ячейки памяти, запоминание двоичной информации в ячейке статической МОП-памяти обеспечивается за счет перекрестных обратных связей между двумя логическими элементами. Значение 1 или 0 сохраняется в ячейке пока на нее подано напряжение питания.

Анализ различных схем построения памяти позволяет сделать следующие выводы: схемы ТТЛ относятся к интегральным логическим элементам среднего быстродействия. Время задержки сигнала составляет 5-10 нс. Нагрузочная способность допускает подключение к выходу элемента до 10 логических схем.

Более высоким быстродействием обладают интегральные микросхемы с эмиттерными связями (ЭСЛ), в которых транзисторы не входят в насыщение. Элементы ЭСЛ работают по принципу переключения токов при малых изменениях входных напряжений. Вследствие этого элементы ЭСЛ часто называют схемами с переключателями тока. Время задержки элемента ЭСЛ меньше, чем элемента ТТЛ, и обычно имеет значение 1-2 нс.

Интегральные микросхемы на МОП (металл-окисел-полупроводник)-транзисторах является более медленно действующими, чем элементы ТТЛ или ЭСЛ. Время задержки элемента на МОП-транзисторах обычно 50-100нс. Однако эти элементы отличаются меньшей потребляемой мощностью, большой нагрузочной способностью и помехоустойчивостью и, что особенно важно, требуют меньшей площади на поверхности интегральной микросхемы. Схемы на МОП-транзисторах технологичны и дешевы.

МОП-транзисторы бывают n- и р-типов. Строят схемы и с одновременным использованием транзисторов n- и р-типов (дополняющие транзисторы). Схемы с дополняющими транзисторами (К-МОП-схемы) отличаются малой потребляемой мощностью и более высоким быстродействием (10-50 нс), так как в цепях заряда и разряда паразитных емкостей схемы оказываются включенными малые сопротивления открытых транзисторов.