4.5.5. Синхронная dram (sdram)

Синхронная оперативная память (SDRAM) - это первая технология оперативной памяти со случайным доступом (DRAM), разработанная для синхронизации работы памяти с тактами работы центрального процессора (1994 год). Первоначально, SDRAM была предложена в качестве более дешевой по стоимости альтернативы для дорогой видеопамяти VRAM (Video RAM), используемой в графических подсистемах. Тем не менее, она быстро получила применение во многих приложения и стала кандидатом номер один на роль основной памяти для следующих поколений PC, хотя изначально использование ее тормозилось высокой (на 33%) ценой по сравнению с EDO RAM. “Звездный час” SDRAM настал в 1997 году, после появления чипсета 440BX, работающего на частоте 100 МГц. Вследствие этого доля рынка SDRAM за год выросла в два раза (с 25% в 1997 году до 50% в 1998 году.) В настоящее время выпускаются модули SDRAM, работающие на частотах 100 и 133 МГц. Также разработаны SDRAM на частоты 143 МГц и выше.

Отличительные черты

- синхронный метод передачи данных на шину;

- конвейерный механизм пересылки burst пакета;

- использование нескольких (от 2-х до 4-х ) внутренних банков памяти;

- передача частей функций контролера памяти логике, заключенной в саму интегральную

схему.

• При синхронной работе данные на выходе ИС появляются вместе с тактовыми импульсами, поэтому нет временного рассогласования в работе различных устройств, участвующих в передаче данных, что упрощает их взаимодействие.

• В отличие от простого механизма передачи пакетов, реализованного в BEDO, конвейер позволяет передать весь пакет по тактам и преимущество данного способа особенно проявляется при увеличении длины пакета с 4-х слов до величины всей строки банка.

• Еще большее увеличение быстродействия достигается за счет использования разделения массивов ячеек на независимые внутренние банки памяти. Поскольку эти банки могут быть задействованы одновременно, непрерывный поток данных может обеспечиваться простым переключением между ними. Этот метод называется чередованием, и он позволяет снизить общее количество циклов обращения к памяти и увеличить, в результате, скорость передачи данных.

SDRAM производится на основе стандартной DRAM и работает схожим образом - осуществляя доступ к строкам и колонкам ячеек данных. Только SDRAM объединяет свои специфичные свойства синхронного функционирования банков ячеек, и пакетной работы, для эффективного устранения состояний задержек-ожидания. Когда процессору необходимо получить данные из оперативной памяти, он может получить их в требуемый момент. Таким образом, фактическое время обработки данных непосредственно не изменилось, в отличии от увеличения эффективности выборки и передачи данных.

Таблица 4.1.

Сравнительный анализ некоторых характеристик рассмотренных типов DRAM

	FPM	EDO	BEDO	SDRAM
Спецификация*	-5, -6, -7	-5, -6, -7	-5, -6, -7	-10, -12, -15
Время доступа (ns)	50, 60, 70	50, 60, 70	52, 60, 70	50, 60, 70
Время цикла (ns)	30, 35, 40	20, 25, 30	15, 16.6, 20	10, 12, 15
Max скорость (MHz)	33, 28, 25	50, 40, 33	66, 60, 50	100, 80, 66
* Источник: EDN, 4 Jan 1996 [ спецификация для DRAM указывает время доступа (ns x10) ] [ спецификация для SDRAMs указывает время цикла (ns) ]

Время доступа (команды по адресу до выбора данных) одинаково для всех типов памяти, как видно из таблицы выше, поскольку их внутренняя архитектура в основном одинакова. Более показательным параметром является время цикла, который показывает, насколько быстро могут быть осуществлены два последовательных доступа в чипе. Первый цикл считывания одинаков для всех четырех типов памяти - 50ns, 60ns или 70ns. Но реальные различия можно увидеть, посмотрев, как быстро осуществляется второй, третий, четвертый, и т.д. цикл считывания. Для этого мы посмотрим на время цикла. Для "-6" FPM DRAM (60ns), второй цикл может быть осуществлен за 35ns. Сравните это с "-12" SDRAM (время доступа 60ns), когда второй цикл считывания проходит за 12ns. Это в три раза быстрее, и при этом, без какой-либо значительной переделки системы!

Наиболее значимые улучшения производительности при использовании SDRAM:

• Более быстрая и более эффективная - почти в четыре раза производительнее, чем стандартная DRAM

• Потенциально может заменить более дорогостоящую в использовании комбинацию EDO/L2-кэш, являющуюся сейчас стандартом

• "При синхронном" функционировании - избавляет от ограничений по времени и не тормозит работу новейших процессоров

• Внутреннее чередование операций с двойными банками способствует непрерывному потоку данных

• Возможность пакетного режима работы вплоть до полной страницы (используя до х16 микросхем)

• Конвейерная адресация позволяет осуществлять доступ ко вторым запрошенным данным, до завершения обработки запрошенных первыми данных, запрошенных первыми.

Рис.4.12. Блок-схема памяти SDRAM, предложенная фирмой Hitachi.

DCAR – дешифратор адреса строки

DCAC – дешифратор адреса столбца

САС – счетчик адреса столбца

Б.А.С – буфер адреса столбца

Б.А.R – буфер адреса строки

ГТЧ – генератор тактовых частот

сч. рег. – счетчик регенерации

4.5.6. DDR DRAM

DDR DRAM (Double Date Rate DRAM) является синхронной памятью, реализующей удвоенную скорость передачи данных по сравнению с обычной SDRAM. Фактически это (SDRAM II). По принципу архитектуры организации работы эта память схожа с SDRAM, но отличие состоит в том, что прием/передача данных осуществляется по обоим фронтам тактовых импульсов, что позволяет удвоить передачу данных. На высоких тактовых частотах (100 МГц) двойная синхронизация предъявляет очень высокие требования к точности выдерживания временных диаграмм. Для повышения точности синхронизации предпринят ряд мер:

• Сигнал синхронизации микросхемы подается в дифференциальной форме, что позволяет снизить влияние смещения уровней на точность синхронизации.

• Для синхронизации данных в интерфейс введен новый двунаправленный стробирующий сигнал DQS. Стробы генерируются источником данных: при операциях чтения DQS генерируется микросхемой памяти, при записи — контроллером памяти (чипсетом).

• Для синхронизации DQS с системной тактовой частотой (CLK) микросхемы имеют встроенные схемы DLL (Delay Locked Loop). Этот протокол позволяет сдвинуть во времени интервал, в течение которого выходные данные являются Valid.

Пропускная способность DDR DRAM – 1.6 Гб/сек при частоте шины 100МГц. В настоящее время она расширяется до 2.4Гб при частоте 150МГц. Напряжением питания более низкое по сравнению с ранее рассмотренными типами DRAM, а именно 1.8В.