- •Cистемы счисления.
- •Преобразование чисел из одной системы счисления в другую. Правила перевода целых чисел
- •Правила перевода правильных дробей
- •Правило перевода дробных чисел
- •Виды двоичных кодов
- •Беззнаковые двоичные коды.
- •Прямые знаковые обратные двоичные коды.
- •Знаковые дополнительные двоичные коды.
- •Правила выполнения простейших арифметических действий. Правила сложения
- •Правила вычитания
- •Правила умножения
- •Правила деления
- •Дополнительный код числа.
- •Алгоритм получения дополнительного кода отрицательного числа.
- •Представление вещественных чисел в компьютере.
- •Нормализованная запись числа.
- •Представление чисел с плавающей запятой.
- •Алгоритм представления числа с плавающей запятой.
- •Конвейерная организация
- •Определение понятия "архитектура"
- •Архитектуры cisc и risc
- •1.1. Основные определения
- •1.2. Обзор 32-разрядного микропроцессора
- •1.2.1. Основные блоки
- •1.2.2. Устройство управления памятью
- •1.2.3. Архитектура режима реальных адресов и защищенного режима
- •1.3. Типы данных
- •Арифметико-логическое устройство
- •Системная шина
- •Состав магистрали
- •Виды шин
- •Шина с тремя состояниями
- •Как происходят операции на магистрали?
- •Шина usb
- •Память эвм
- •Организация внутренней памяти процессора.
- •Методы управления памятью без использования дискового пространства (без использования внешней памяти).
- •Организация виртуальной памяти.
- •Страничное распределение.
- •Сегментное распределение.
- •Странично - сегментное распределение.
- •12.3.1. Статические озу (sram)
- •12.3.1.1. Элемент памяти ram в ттл-исполнении
- •Активация ячейки памяти
- •12.3.2.2. Особенности динамических озу
- •12.3.3.3. Некоторые виды озу
- •Современная оперативная память
- •12.6. Перепрограммируемые постоянные запоминающие устройства
- •Находящиеся на свету сппзу и reprom могут быть случайно стерты.
- •История Кэш-памяти
- •] Функционирование
- •Кэш центрального процессора
- •Уровни кэша
- •Ассоциативность кэша
- •Кэширование внешних накопителей
- •Организация кэш-памяти
- •1. Где может размещаться блок в кэш-памяти?
- •2. Как найти блок, находящийся в кэш-памяти?
- •3. Какой блок кэш-памяти должен быть замещен при промахе?
- •4. Что происходит во время записи?
- •Принцип действия флэш
- •Архитектура флэш-памяти.
- •Доступ к флэш-памяти
- •Последовательный асинхронный адаптер (com порт)
- •Принципы построения параллельного порта.
- •Чтение/запись в lpt порт (Часть 1)
- •Внутренности lpt порта
- •Запись/чтение данных в регистр Data
- •Запись/чтение данных в регистр Control
- •Запись/чтение данных в регистр Status
- •Понятие прерывания.
- •Подсистема прерываний мпс
- •Интерфейсы ввода-вывода
- •Классификация интерфейсов
- •Типы и характеристики стандартных шин
- •Классификация и структура микроконтроллеров
- •4.2. Процессорное ядро микроконтроллера
- •4.2.1. Структура процессорного ядра мк
- •4.2.2. Система команд процессора мк
- •4.2.3. Схема синхронизации мк
- •4.3. Память программ и данных мк
- •4.3.1. Память программ
- •4.3.2. Память данных
- •4.3.3. Регистры мк
- •4.3.4. Стек мк
- •4.3.5. Внешняя память
1.2. Обзор 32-разрядного микропроцессора
Интеграция функций связывает элементы системы в одну структуру, которая не может быть разделена без потери установленных для нее функций. Микропроцессор 80386 имеет интегрированное управление памятью и архитектуру защиты, которые включают регистры трансляции адреса, аппаратные средства многозадачности и механизм защиты для поддержки ряда операционных систем. Управление памятью и механизм защиты транслируют логические адреса в физические и инициируют защиту, необходимую для поддержки целостности задач в многозадачной среде.
1.2.1. Основные блоки
В своей основе МП 80386 состоит из шести блоков, работающих параллельно:
блок интерфейса с магистралью (BIU),
блок предварительной выборки команд,
блок декодирования команд,
исполнительный блок (EU),
блок управления сегментами
блок разбиения на страницы.
Интерфейс представляет собой физическое или логическое средство, которое соединяет смежные компоненты, схемы, оборудование или системные элементы. Блок BIU обеспечивает интерфейс между МП 80386 и его окружением. Он принимает внутренние запросы для выборки команд от блока предварительной выборки команд и для обмена данными от блока EU и устанавливает приоритет этих запросов. Одновременно он генерирует или обрабатывает сигналы для исполнения текущего цикла магистрали. К ним относятся сигналы адреса, данных и управления для обращения к внешней памяти и устройствам ввода-вывода. Блок BIU управляет также интерфейсом с внешними задатчиками магистрали и сопроцессорами.
Для того чтобы заранее получать команды или данные перед их фактическим использованием, существует функция опережающего просмотра программы, которую в МП 80386 выполняет блок предвыборки команд. Когда блок BIU не занимает цикла магистрали для исполнения команды, блок предвыборки команд использует, его для последовательной выборки из памяти байтов команд. Эти команды хранятся в 16-байтовой очереди команд в ожидании обработки блоком декодирования команд.
Блок декодирования команд преобразует байты команды из этой очереди в микрокод. Декодированные команды в ожидании обработки блоком EU хранятся в очереди команд глубиной в три команды, работающей по принципу FIFO («первым вошел - первым вышел»). Непосредственные данные и относительные адреса в коде операции также берутся из очереди команд.
Блок EU выполняет команды из очереди команд и взаимодействует со всеми другими блоками, требуемыми для завершения выполнения команды. Для ускорения выполнения команд с обращением к памяти блок EU приступает к их выполнению до завершения выполнения предыдущей команды. Так как команды с обращением к памяти встречаются часто, то благодаря такому перекрытию по времени производительность повышается примерно на девять процентов.
Регистры общего назначения (РОН) встроенного типа используются для таких операций, как двоичное сложение или вычисление и модификация адресов. Они все чаще используются вместо специализированных регистров-аккумуляторов. Блок EU содержит восемь 32-разрядных РОНов, применяемых как для вычисления адресов, так и для операций с данными. Этот блок содержит также 64-разрядный регистр, применяемый для ускорения операций сдвига, циклического сдвига, умножения и деления.
Блок управления сегментами преобразует логические адреса в линейные по запросу блока EU. Для ускорения этого преобразования текущие дескрипторы сегментов помещаются во встроенную кэш-память. Во время трансляции адресов блок управления сегментами проверяет, нет ли нарушения сегментации. Эти проверки выполняются отдельно от проверок нарушений статической сегментации, осуществляемых блоком проверки защиты. Оттранслированный линейный адрес направляется в блок разбиения на страницы.
Если механизм разбиения на страницы включен, соответствующий блок транслирует линейные адреса в физические. Если же этот механизм выключен, то это означает, что физический адрес совпадает с линейным и трансляция не нужна. Для ускорения трансляции адресов в кэш-память дескрипторов страниц помещаются каталог недавно использованных страниц, а также информация о входах в таблицу страниц в буфере трансляции адресов. Затем блок разбиения на страницы пересылает физические адреса в блок BIU для выполнения цикла обращения к памяти или устройствам ввода-вывода.
Микропроцессор 80386 использует 32-разрядные регистры и шины данных для поддержки адресов и типов данных такой же разрядности. Благодаря этому доступ к 32-разрядной памяти может быть завершен всего лишь за два такта генератора, т.е. возможен обмен информацией по магистрали со скоростью до 32 Мбайт/с при частоте тактового генератора 16 МГц. Процессор адресует до 4 Гбайт физической памяти и до 64 Тбайт виртуальной памяти.