- •Мікропроцесорні системи зміст
- •2.1. Склад схем підтримки
- •2.2. Буферні регістри та шинні формувачі
- •2.3. Програмований паралельний інтерфейс 8255
- •5.3. Dsp сімейства tms320с1х
- •1. Однокристальні універсальні мікропроцесори
- •Класифікація мікропроцесорів (мп)
- •Восьмирозрядний мікропроцесор i8080
- •Восьмирозрядні мікропроцесори 8085 і z80
- •Шістнадцятирозрядний мікропроцесор 8086
- •Арифметичний співпроцесор 8087
- •Мікропроцесор Intel 8088
- •16-Розрядний мікропроцесор 80286
- •Мікропроцесор 80386
- •Арифметичні співпроцесори 80287 і 80387
- •Мікропроцесор 486 dx
- •Мікропроцесор Pentium
- •1.12 Мікропроцесор Pentium Pro, Pentium II
- •1.13. Мікропроцесор amd-k6
- •Оцінка продуктивності мп
- •2. Схеми підтримки. Контролери
- •2.1. Склад схем підтримки
- •2.2. Буферні регістри та шинні формувачі
- •2.3. Програмований паралельний інтерфейс 8255
- •2.4. Програмований послідовний інтерфейс 8251 (універсальний синхронно-асинхронний прийомо-передавач)
- •2.5. Програмований контролер переривання 8259а
- •2.6. Контролер прямого доступу до пам’яті 8237а
- •2.7. Інтервальний таймера 8254.
- •Сi – вхід лічильника;
- •2.8. Система реального часу
- •3. Процесори зі скороченою кількістю команд (risc-процесори)
- •3.1. Особливості risc-процесорів
- •3.2. Risc-процесор Alpha 21164 компанії dec
- •3.3. Risc-процесор PowerPc620
- •3.4. Risc-процесор mips-10000
- •3.5. Risc-процесор ра-8000
- •3.6. Risc-процесор UltraSparc іі
- •3.7. Risc-процесори UltraSparc ііі, UltraSparc іv
- •4.Системні ресурси та системні шини. Чипсети
- •4.1. Системні шини
- •4.2. Розподіл і організація пам'яті пк
- •4.3. Кеш пам’ять
- •4.4. Чипсети
- •Характеристика чипсетів
- •4.4.2. Чипсети серії 440
- •5. Цифрові сигнальні процесори (dsp)
- •5.1. Алгоритми обробки цифрової інформації та області застосування сигнальних процесорів
- •5.2. Особливості роботи сигнальних процесорів
- •5.3. Dsp сімейства tms320с1х
- •5.4. Сигнальні процесори сімейства tms320с2х
- •5.5. Процесори dsp сімейства tms320c5x
- •5.6. Сигнальні процесори tms320c2xx і 320с54х
- •5.7. Сигнальний процесор tms320с30
- •5.8. Сигнальні процесори сімейства tms320с4х
- •5.9. Сигнальні процесори сімейства tms320c8x
- •5.10. Процесор сімейства tms320c62xх
- •5.11. Dsp процесори сімейства tms320c67х
- •5.12. Сигнальні процесори dsp сімейства adsp21xx
- •5.13. Сигнальні процесори dsp сімейства аdsp 21ххх
- •6. Мультипроцесорні обчислювальні системи
- •6.1. Класифікація обчислюваних систем
- •6.2. Характеристика СуперЕом серії Cray
- •6.3. Системи з масовим паралелізмом
- •Закон Амдала
- •6.5. Закон Густафсона
- •6.6. Грід – система
- •6.6.1. Ресурси Грід
- •6.6.2. Архітектура Грід-систем
- •Протоколи глобального Гріда
Мікропроцесор Intel 8088
Даний МП є повним аналогом МП 8086, виключаючи організацію шини даних, яка є 8-розрядною і об'єднана з 8-ма молодшими розрядами адреси. Тому обмін інформацією в МПС, що використовує даний МП, здійснюється побайтно. 16-розрядні числа передаються тільки протягом 2-х тактів. Черга команд зменшена до 4. Як згадувалося вище був використаний в персональних комп'ютерах IBM PC.
Програмістська модель 16-розрядного МП 8086, як згадувалося вище включає РОНи (AX, BX, CX, DX), базові та індексні регістри (BP, SP, SI, DI), регістри IP - лічильник адреси, регістр F (регістр прапорів), сегментні регістри (CS, DS, ES, SS).
Команди мають довжину від 1 до 6 байт і розташовуються побайтно.
Даний МП використовує будь-які способи адресації: реєстрову, пряму, відносну, індексну, непряму, безпосередню.
У перших двох байтах команди міститься код операції і відомості про способи адресації.
Команди можуть мати додаткові необов'язкові байти, що задають одно-або двухбайтні зсуви, або одно-/двухбайтні операнди.
16-Розрядний мікропроцесор 80286
286 МП є другим поколінням 16-розрядних МП. У порівнянні з МП8086, у цього МП збільшена розрядність шини адреси на 4, завдяки чому область ОП, що фізично адресується збільшилася до 4 МБ. Цей МП розроблявся для використання в багатокористувацьких системах, в ньому можна використовувати режим захищеної віртуальної пам'яті (30 дб. розрядів, 1 Гб).
На рис. 1.14. представлено УГЗ 286 МП.
Рис. 1.14. УГЗ 286 МП
Де:
D0-D15 - шина даних
А0-А23 - шина адреси
BHE - передача байта
PRQ - запит співпроцесора
BUSY - «зайнято»
ERROR - «помилка» співпроцесора
PEACK - підтвердження ЗСП
LOCK - блокування.
Інші позначення були визначені раніше.
Структурна схема 286 МП представлена на рис.1.15.
Рис. 1.15. Структурна схема МП 80286
Де:
ПСШ - пристрій сполучення шини;
РЗП – регістри загального призначення;
АЛП – арифметично-логічний пристрій;
F – регістр ознак РГС;
MSW – регістр стану;
входять до складу РЗП ті ж регістри, що і в 86 МП;
В даному МП здійснюється конвеєрне виконання команд (одночасно - до 4 команд). Для реалізації такого режиму використовуються наступні блоки:
пристрій попередньої вибірки команд (ППВК);
чергу команд (ЧК), довжиною 6Б. Витягнуті з черги команди надходять на дешифратор команд, який перетворює кожну команду в 69-розрядну мікрокоманду, яка потрапляє в чергу мікрокоманд (ЧМК), що містить 3 мікрокоманди. Блок управління процесором містить керуючу пам'ять довжиною 1536 слів по 35 біт.
В даному МП є також блок перетворення адрес (БПА), який містить блок сегментних регістрів (як і в 86), блок суматора адреси (БСА) і кеш-пам'ять сегментних дескрипторів (КСД). Ця пам'ять складається з чотирьох 48-розрядних регістрів, кожен з яких має три поля: поле доступу (1 байт); поле бази (3 байта); поле обмеження (2 байти).
БПА в режимі реальної адресації RM працює подібно 86-му МП, формуючи при цьому 24-розрядний фізичну адресу шляхом складання ефективної адреси ЕА з вмістом одного з сегментних регістрів.
Програмістська модель містить 19 регістрів, довжина кожного з них дорівнює 16 біт. (рис.1.16.)
AX |
AH |
AL |
DX |
DH |
DL |
CX |
CH |
CL |
BX |
BH |
BL |
BP |
Покажчик бази | |
SP |
Покажчик стека | |
SI |
Індекс джерела | |
DI |
Індекс приймача | |
|
| |
IP |
Указатель команд | |
|
| |
F |
Регістр ознак | |
|
| |
MSW |
| |
|
Сегментні регістри | |
CS |
команд | |
DS |
даних | |
SS |
стека | |
ES |
дод. даних | |
|
| |
TR |
Регістр задачі | |
LDTR |
| |
GDTR |
| |
IDTR |
|
Рис. 1.16.
- РЗП (AX, ..., SI, DI) - вісім шістнадцятирозрядних регістрів;
- сегментні регістри (CS, DS, ES, SS) - чотири регістра;
- регістри управління та стану (F, IP, MSW);
Системні регістри включають TR - регістр задачі; LDTR - регістр селектора-сегмента таблиці локальних дескрипторів; GDTR - регістр селектора сегмента таблиці глобальних дескрипторів; IDTR - регістр адреси таблиці дескрипторів переривань.
В 286-му МП здійснюється робота в двох режимах:
- режимі реальної адресації пам'яті (RM);
- режимі захищеної віртуальної адресації (PM).
Перший режим подібний роботі режиму пам'яті 86-го МП: в цьому режимі формується виконавча адреса (20 розрядів) шляхом додавання вмісту одного з сегментних регістрів і 16-розрядного зміщення (ефективної адреси). Це однокористувацький режим. В реальному режимі доступна область фізичної пам'яті дорівнює 1МБ.
Другий режим - режим віртуальної захищеної адресації пам'яті, розмір якої 1 Гб. Реалізація відображення віртуального адресного простору на реальний адресний простір представлена на рис. 1.17.
Рис. 1.17.
Де:
БСР - блок сегментних регістрів;
СМА1, 2 - суматори адреси;
КСД - кеш-пам'ять сегментних дескрипторів (складається з 4 комірок, кожна довжиною по 48 байт). Ця пам'ять містить 3 поля: доступу (1 байт); бази (3 байта); обмеження (2 байти).
Для задання віртуального режиму використовується 32-х розрядний покажчик - віртуальна адреса, що складається з 16-розрядного зсуву в сегменті і селектора сегмента (16 розрядів).
Селектор сегмента, подібно базі сегмента 86-го МП, міститься в одному з чотирьох сегментних регістрів, визначає базову адресу, до якої для одержання фізичної адреси додається зсув.
Селектор сегмента містить 3 поля:
- RPL (2 біта) - рівень привілейованості сегмента;
- T (1 біт) - покажчик таблиці дескрипторів;
- зміщення (13 біт).
Весь віртуальний простір, розмір якого 1 Гб, розбивається на 2 області по 512 Мб, одна з них називається глобальною (GTR), інша - локальною (LTR). GTR доступна будь-яким завданням; LTR належить конкретному завданню користувача.
Будь-який сегмент, який необхідний для виконання завдання, задається за допомогою 64-розрядного описувача сегмента, який називається дескриптором.
Кожен дескриптор займає 8 послідовних адрес пам'яті і включає наступні поля:
- резервне (що містить нулі, 2 Б);
- доступу (1Б);
- бази (3Б);
- обмеження (2Б) - визначає розмір сегмента (цей розмір може бути від 1 байта до 215Б).
Загальна кількість дескрипторів таблиці, яка зберігається в загальній оперативної пам'яті, дорівнює 8192. Число таблиць - 2. Біт Т в полі доступу визначає відповідну таблицю:
- для глобальної області (Т = 0);
- для локальної (Т = 1).
Для вибору одного з 8192 дескрипторів використовуються 13 розрядів.
Базові адреси відповідних таблиць зберігаються в одному з відповідних регістрів МП.
Сегменти бувають різних типів. Тип відповідного дескриптора сегмента визначається розрядом S в полі доступу.
Якщо S = 1 - сегмент команд або даних.
S = 0 - системний сегмент.
Інші розряди поля доступу мають наступний зміст:
Біт Р - наявність (Р = 1) або відсутність (Р = 0) сегментів у пам'яті.
DPL - визначає пріоритет сегмента (існують 4 рівні пріоритету):
рівень 0 - присвоюється ядру операційної системи;
рівень 1, 2 – програмному розширенню ОС;
рівень 3 - призначений для користувача рівень.
Значення поля Тип залежить від типу сегмента. Наприклад, якщо S = 1, три розряду цього поля мають сенс: ознака можливості читання або записування; ознака підпорядкування; ознака виконуваності.
У групі системних сегментів з'являється поняття «шлюзу». Шлюз - певний вид сегмента (системного), який використовується при зверненні до інформації, що знаходиться на рівні привілейованості, що відрізняється від поточного.
Процес перетворення віртуальної адреси складається з етапів: звернення до відповідної таблиці дескрипторів, зчитування відповідного дескриптора і порівняння ліченої інформації з вмістом кеш-пам'яті. Якщо сегмент знаходиться в кеш-пам'яті і його можна виконати (аналіз рівня привілейованості дозволяє виконання), то поле бази зчитується з кеш-пам'яті і подається на другий суматор, на виході якого і формується фізична 24-х разрядна адреса, за якою здійснюється звернення до оперативної пам'яті.
Якщо ж інформація про якийсь сегмент в ОП відсутня (про що свідчить порівняння з кеш-пам'яттю), тоді відповідний сегмент перекачується із зовнішньої ОП.
Завдяки такому рішенню створюється ілюзія про наявність в ЕОМ віртуальної пам'яті розміром 1 Гб при її реальних розмірах 16 Мб.