- •Мікропроцесорні системи зміст
- •2.1. Склад схем підтримки
- •2.2. Буферні регістри та шинні формувачі
- •2.3. Програмований паралельний інтерфейс 8255
- •5.3. Dsp сімейства tms320с1х
- •1. Однокристальні універсальні мікропроцесори
- •Класифікація мікропроцесорів (мп)
- •Восьмирозрядний мікропроцесор i8080
- •Восьмирозрядні мікропроцесори 8085 і z80
- •Шістнадцятирозрядний мікропроцесор 8086
- •Арифметичний співпроцесор 8087
- •Мікропроцесор Intel 8088
- •16-Розрядний мікропроцесор 80286
- •Мікропроцесор 80386
- •Арифметичні співпроцесори 80287 і 80387
- •Мікропроцесор 486 dx
- •Мікропроцесор Pentium
- •1.12 Мікропроцесор Pentium Pro, Pentium II
- •1.13. Мікропроцесор amd-k6
- •Оцінка продуктивності мп
- •2. Схеми підтримки. Контролери
- •2.1. Склад схем підтримки
- •2.2. Буферні регістри та шинні формувачі
- •2.3. Програмований паралельний інтерфейс 8255
- •2.4. Програмований послідовний інтерфейс 8251 (універсальний синхронно-асинхронний прийомо-передавач)
- •2.5. Програмований контролер переривання 8259а
- •2.6. Контролер прямого доступу до пам’яті 8237а
- •2.7. Інтервальний таймера 8254.
- •Сi – вхід лічильника;
- •2.8. Система реального часу
- •3. Процесори зі скороченою кількістю команд (risc-процесори)
- •3.1. Особливості risc-процесорів
- •3.2. Risc-процесор Alpha 21164 компанії dec
- •3.3. Risc-процесор PowerPc620
- •3.4. Risc-процесор mips-10000
- •3.5. Risc-процесор ра-8000
- •3.6. Risc-процесор UltraSparc іі
- •3.7. Risc-процесори UltraSparc ііі, UltraSparc іv
- •4.Системні ресурси та системні шини. Чипсети
- •4.1. Системні шини
- •4.2. Розподіл і організація пам'яті пк
- •4.3. Кеш пам’ять
- •4.4. Чипсети
- •Характеристика чипсетів
- •4.4.2. Чипсети серії 440
- •5. Цифрові сигнальні процесори (dsp)
- •5.1. Алгоритми обробки цифрової інформації та області застосування сигнальних процесорів
- •5.2. Особливості роботи сигнальних процесорів
- •5.3. Dsp сімейства tms320с1х
- •5.4. Сигнальні процесори сімейства tms320с2х
- •5.5. Процесори dsp сімейства tms320c5x
- •5.6. Сигнальні процесори tms320c2xx і 320с54х
- •5.7. Сигнальний процесор tms320с30
- •5.8. Сигнальні процесори сімейства tms320с4х
- •5.9. Сигнальні процесори сімейства tms320c8x
- •5.10. Процесор сімейства tms320c62xх
- •5.11. Dsp процесори сімейства tms320c67х
- •5.12. Сигнальні процесори dsp сімейства adsp21xx
- •5.13. Сигнальні процесори dsp сімейства аdsp 21ххх
- •6. Мультипроцесорні обчислювальні системи
- •6.1. Класифікація обчислюваних систем
- •6.2. Характеристика СуперЕом серії Cray
- •6.3. Системи з масовим паралелізмом
- •Закон Амдала
- •6.5. Закон Густафсона
- •6.6. Грід – система
- •6.6.1. Ресурси Грід
- •6.6.2. Архітектура Грід-систем
- •Протоколи глобального Гріда
Арифметичний співпроцесор 8087
Арифметичний співпроцесор працює тільки спільно зі схемою МП 8086. Однойменні виводи обох схем об'єднуються. На кристалі співпроцесора розташовуються 86 тис. активних елементів.
Арифметичний співпроцесор 8087 дозволяє обробляти цілі двійкові числа, представлені в трьох форматах, двійково-десяткові і дійсні числа з плаваючою точкою. Загальне число форматів - 7. Використання співпроцесора дозволяє підвищити швидкодію приблизно на 2 порядки.
Найменування форматів і діапазони подання чисел представлені в таблиці 1.5.
Таблиця 1.5
Найменування |
Розрядність |
діапазон | |
ЦС |
Ціле слово |
2Б |
±104 |
КЦ |
Коротке слово |
4Б |
±109 |
ДЦ |
Довге слово |
8Б |
±1018 |
DD |
Десяткове |
10Б |
±1018 |
КД |
Коротке дійсне |
4Б |
±10±38 |
ДД |
Довге дійсне |
8Б |
±10±308 |
ТД |
Тимчасове дійсне |
10Б |
±10±4932 |
Старший розряд S у будь-якому форматі кодує знак числа.
При надходженні чисел в арифметичний співпроцесор з оперативної пам'яті вони переводяться у формат ТД (тимчасово-дійсний). Дійсні числа в будь-якому з трьох форматів КД, ДД і ТД містять три поля: знак мантиси S, порядок і саму мантису. Мантиса дійсного числа записується в нормалізованій формі в наступному вигляді:
1, m1 m2 ... mn.
Ціла частина завжди дорівнює 1, у форматах КД та ДД представлена неявно. У формата ТД старший біт мантиси представлений явно.
Порядок представляється в зміщеній формі. Величина зсуву R дорівнює для: КД - 127 одиниць; ДД - 1024 одиниці; ТД - 16383 одиниці.
Таким чином величина довільного числа:
Х = (-1) S * 1, m1, m2, ... mn * 2E-R, де mi - значення i-го розряду мантиси, Е - значення зміщеного порядку.
Наприклад, запишемо -0,375 в форматі КД:
Х=(–1)1×(1,10...) ×2125-127= –1,5×2-2
УГЗ арифметичного співпроцесора 8087 представлено на рис. 1.12.
Рис 1.12. Схема УГЗ МП 8087
Сигнали, які не були введені раніше, мають сенс:
- S2-S0 - вихідні сигнали коду стану співпроцесора;
- RQ1-RQ2 – вивід, який використовується для надання доступу до локальної шини МП, коли співпроцесору потрібно переслати операнд;
- OS1-OS2 - вихідний сигнал коду стану черги команд.
Структурна схема арифметичного співпроцесора 8087 приведена на рис. 1.13.
Рис. 1.13. Структурна схема арифметичного співпроцесора 8087
До складу співпроцесора входять 2 блоки: операційний пристрій управління і пристрій сполучення з шиною.
Операційний пристрій містить блок арифметичних регістрів БАР, арифметичний модуль обробки мантиси, пристрій обробки порядків ПОП і ROM констант. Блок арифметичних регістрів БАР складається з восьми 80-розрядних регістрів, що представляють собою перевернутий стек. З БАР пов'язано 3-х разрядне поле слова стану, вміст якого визначає регістр, який є в даний момент вершиною стека. Кожному арифметичному регістру ставиться у відповідність два розряди тегів слова, що зберігається в регістрі тегів (етикеток). Значення цих двох розрядів має такий зміст: 00 - кінцеве слово, 01 - число рівне 0, 10 - число рівне ±¥, 11 - відповідний регістр порожній.
Арифметичний модуль обробки мантис включає тимчасові регістри, 68-розрядний АЛП, разом з регістром результату, схема зсуву, вузол обробки порядків, ROM констант, який містить коди: ±0, ±1, p, ln2, lg2, log210, log2e.
У пристрій керування і сполучення з шиною входять блок інтерфейсу, який пов'язує системну шину адреси-дані з внутрішньої шиною FPU, блок черги операндів ЧО, блок черги команд ЧК, мікропрограмний автомат управління МПА, 16-розрядний регістр управління РГУ та стану РГС. Черга команд має довжину 6Б і ідентична по своїй організації та розміром черзі 86 МП.