2.2.3. Статична пам'ять на езл-інтегральних схемах (іс)

ЕЗЛ ІС – транзисторні ключі з об’єднаними емітерами. У цих схемах транзистори працюють в лінійному режимі (не входять в режим насичення, у зв’язку з чим швидше переключаються), тому такі мікросхеми мають найвищу швидкодію, а значить і найвище споживання.

2.2.4. Статична пам'ять на уніполярних транзисторах (на мон іс)

Статична пам'ять на уніполярних транзисторах показана на рис. 2.15.

Рис. 2.15 Статична паміять на уніполярних транзисторах (на МОН ІС)

В даному ЗП елемент пам’яті представляє собою статичний тригер, який побудований за допомогою n-МОП транзисторів. Практично кожен елемент пам’яті використовує 6 n-МОП транзисторів. На рис. 2.16 показано 4 (VT1-VT4). Замість резисторів R також використовуються транзистори. До кожного елемента пам’яті підходять 3 проводи: адресний, РШ0 та РШ1. При чому за допомогою VT1-VT4 розрядні шини зв’язуються з транзисторами ЗЕ. Як і інші види пам’яті, ця пам’ять працює в трьох режимах: запис, читання, зберігання.

Щоб організувати запис, необхідно обрати елемент пам’яті, при цьому на відповідній АШ з’являється високий потенціал, який відкриває ключові транзистори VT1,VT2. Сигнал запису = 1. На інформаційний вхід подати інформацію. Якщо записується 0, то на вході D – низький потенціал, VT5 відкритий, VT6 закритий, на РШ0 – низький потенціал. Інформацію можна зберігати як завгодно довго. При запису 0 низький потенціал виявиться на РШ0, при запису 1 – на РШ1.

Щоб організувати читання, необхідно обрати елемент пам’яті, при цьому VT1,VT2 відкриваються, управляючий сигнал = 0, VT5,VT6 закриті. Через те, що VT1,VT4 відкриті, на РШ з'виться фото станів обраних елементів пам’яті.

Статична пам'ять на n-МОН транзисторах реалізована в серії К132, а також в серії К565РУ2. Схема УГЗ показана на рис. 2.16, а внутрішня структура – на рис. 2.17.

Рис. 2.16 К565РУ2

Рис. 2.17 Внутрішня структура

В схемі 1 інформаційний вхід, 1 вихід з трьома станами, 10 адресних входів, 2 управляючих. Внутрішня структура: ЗМ(32х32), 2 адресних дешифратора (5 входів, 32 виходи), 32 підсилювачі, в які зчитується весь рядок, місцеве управління, підсилювач зчитування.

2.2.5. Динамічна пам’ять (дп) на моп транзисторах

Якщо в статичній пам’яті елемент пам’яті використовує 6 транзисторів, то в динамічній пам’яті їх менше (4,3,1). Зменшення кількості транзисторів в кожному елементі пам’яті в першу чергу дозволяє підвищити ступінь інтеграції, зменшити вартість. Разом з тим ДП володіє суттєвим недоліком: в цій пам’яті потрібно підтримувати інформацію, що зберігається, т.я. з плином часу вона може загубитись.

Рис. 2.18 Динамічна пам'ять на МОН транзисторах

Розглянемо роботу динамічної пам’яті, в якій кожен елемент пам’яті містить 3 транзистори (рис. 2.18). Інформація в цьому елементі пам’яті зберігається на запам’ятовувальному конденсаторі. Насправді фізично конденсатор відсутній, а в якості елемента пам’яті використовується паразитна емність між затвором та підложкою VT2. Якщо конденсатор елемента пам’яті заряджений, то елемент пам’яті зберігає 0, а якщо розряджений, то – 1. До кожного елемента пам’яті підходить 3 проводи (адресний (вибірки), РШЗ, РШЧ). Щоб організувати запис (управляючий сигнал =1), потрібно вибратиелемент пам’яті (передається високий потенціал на одну з АШ), при цьому VT1,VT3 відкриваються. Якщо записується двійкова одиниця, то на РШЗ буде низький потенціал, і конденсатор елемента пам’яті розрядиться. Якщо записується двійковий 0, то – навпаки.

При читанні вибирається елемент пам’яті подібно до режиму запису транзистори VT1,VT3 відкриваються,(= 0), якщоелемент пам’яті зберігає одиницю (конденсатор розряджений), то VT2 буде відкритим, тому на виході Q потенціал буде високим, якщо елемент пам’яті зберігає 0 (конденсатор заряджений), на виході – низький. При читанні відкритий нижній елемент «&», РШЗ та РШЧ замикаються. При зчитуванні виконується регенерація інформації. Ця пам’ять має відкритий колектор.