Глава 3. Программная модель процессора на примере Intel i8086 71

3.1. Программная архитектура i80х86 71

3.2. Микропроцессор i8086 73

3.3. Доступ к ячейкам памяти 76

3.4. Команды микропроцессора 79

3.5. Основные группы команд и их краткая характеристика 80

3.6. Способы адресации в архитектуре i80x86 81

Контрольные вопросы 84

Лабораторная работа №1. Программная архитектура процессора i8086 85

Глава 4. Интерфейсы и шины в вычислительной системе 87

4.1. Структура взаимосвязей вычислительной машины 87

4.2. Типы шин 90

4.2.1. Шина «процессор-память» 91

4.2.2. Шина ввода/вывода 91

4.2.3. Системная шина 91

4.3. Иерархия шин 92

4.3.1. Вычислительная машина с одной шиной 93

4.3.2. Вычислительная машина с двумя видами шин 93

4.3.3. Вычислительная машина с тремя видами шин 94

4.4. Физическая реализация шин 94

4.4.1. Механические аспекты 94

4.4.2. Электрические аспекты 95

4.5. Распределение линий шины 99

4.6. Выделенные и мультиплексируемые линии 102

4.7. Арбитраж шин 103

4.7.1. Схемы приоритетов 103

4.7.2. Схемы арбитража 104

4.8. Основные интерфейсы современных ВМ на базе архитектуры IA-32 105

4.8.1. Интерфейс PCI 105

4.8.2. Порт AGP 108

4.8.3. PCI Express 110

Глава 5. Системы ввода/вывода. Организация обмена в вычислительной системе 116

5.1. Основные функции модуля ввода-вывода 116

5.1.1. Локализация данных 116

5.1.2. Управление и синхронизация 117

5.1.3. Обмен информацией 117

5.2. Методы управления вводом/выводом 118

5.3. Система прерываний и исключений в архитектуре IA-32 119

5.4. Расширенный программируемый контроллер прерываний (APIC) 123

Глава 6. Основные направления в архитектуре процессоров 129

6.1. Конвейеризация вычислений 129

6.1.1. Синхронные линейные конвейеры 130

6.1.2. Метрики эффективности конвейеров 131

6.1.3. Нелинейные конвейеры 132

6.2. Конвейер команд 132

6.3. Конфликты в конвейере команд 133

6.4. Методы решения проблемы условного перехода 137

6.5. Предсказание переходов 140

6.5.1. Статическое предсказание переходов 140

6.5.2. Динамическое предсказание переходов 142

6.6. Суперконвейерные процессоры 143

6.7. Архитектуры с полным и сокращенным набором команд 144

6.8. Основные черты RISC-архитектуры 146

6.9. Преимущества и недостатки RISC 147

6.10. Суперскалярные процессоры 148

Лабораторная работа №4. Исполнительные устройства ВМ 154

Глава 7. Подсистема памяти 169

7.1. Характеристики систем памяти 169

7.2. Иерархия запоминающих устройств 171

7.3. Основная память 175

7.4. Блочная организация основной памяти 176

7.5. Организация микросхем памяти 177

7.6. Синхронные и асинхронные запоминающие устройства 180

7.7. Оперативные запоминающие устройства 181

7.9. Статические оперативные запоминающие устройства 184

7.10. Динамические оперативные запоминающие устройства 186

Лабораторная работа №5. Расширенная работа с памятью и передача управления в программе 194

Глава 8. Внешние накопители 197

8.1. Магнитные диски 197

8.1.1. Организация данных и форматирование 197

8.1.2. Внутреннее устройство дисковых систем 198

8.2. Массивы магнитных дисков с избыточностью 203

8.2.1. Концепция массива с избыточностью 203

8.2.2. Повышение производительности дисковой подсистемы 204

8.2.3. Повышение отказоустойчивости дисковой подсистемы 204

8.2.4. RAID уровня 0 206

8.2.5. RAID уровня 1 207

8.2.6. RAID уровня 2 208

8.2.7. RAID уровня 3 209

8.2.8. RAID уровня 4 210

8.2.9. RAID уровня 5 212

8.2.10. RAID уровня 6 212

8.2.11. RAID уровня 7 213

8.2.12. RAID уровня 10 214

8.2.13. RAID уровня 53 215

8.2.14. Особенности реализации RAID-систем 215

8.3. Оптическая память 216

Контрольные вопросы 219