8.4.3.1. Використання озп як інформаційного буфера
Буферна пам’ять використовується як модуль пам’яті, призначений для узгодження роботи декількох цифрових пристроїв, що мають різну швидкодію. Суть інформаційного буфера полягає у тому, що, працюючи з різною швидкістю, цифрові пристрої об’єднані між собою через модуль буферної пам’яті (рис. 8.70).
Швидкодіючій Пристрій 1 відправляє свої дані в буферну пам’ять, де вони накопичуються протягом деякого інтервалу часу, а потім Пристрій 2 з іншою (здебільшого, меншою) швидкістю зчитує прийняті дані з буфера. Така технологія обміну не тільки дозволяє узгодити швидкості передачі та прийому даних, а й надає можливість розв’язувати ряд інших задач взаємодії двох пристроїв – наприклад, підвищити рівень їх незалежності один від одного, рознести у часі передачу і прийом, і т. п. Такий взаємозв’язок можливий в організації обміну швидкодіючого процесора з повільними периферійними пристроями – наприклад, з пристроями зовнішньої пам’яті, принтерами, модемами, комп’ютерними мережами. У комп’ютерах ряду версії в якості такої буферної пам’яті використовувалась частина ОЗП комп’ютера з жорстко виділеним адресним простором.
Відмінність інформаційних буферів, що розглядаються, полягає в тому, що до пам’яті через адресні коди мають доступ як мінімум два пристрої, що суттєво ускладнює розділення потоків інформації та взаємодію між пристроями.
Інформаційні буфери можуть бути однонаправленими (сканери, принтери) і двонаправленими (комп’ютерні мережі, модеми і т. ін.).
Буфери можуть забезпечувати безперервний обмін між пристроями або періодичний. Прикладом безперервного обміну можна назвати пам’ять відеокарти комп’ютера. Приклад періодичних обмінів – робота комп’ютера із зовнішньою пам’яттю.
Інформаційні буфери з періодичним режимом роботи можуть бути організовані за типом FIFO або LIFO.
Розглянемо декілька типових схем інформаційних буферів.
Функціональна схема першого з них – однонаправленого буфера з періодичним режимом обміну за принципом FIFO – приведена на рис. 8.71.
Перед початком роботи виконується установка лічильника DD4 і тригера DD5 в початкові стани. Дані в послідовному форматі подаються на вхід DI ОЗП DD7. Сигнал з інверсного виходу тригера DD5 забороняє запис інформації в регістр DD8 і, у той же час, через елемент АБО DD6 дозволяє проходження сигналу на вхід лічильника DD4.
При передачі інформації зовнішній пристрій подає імпульси низького рівня, по потенціалу яких забезпечується запис даних в ОЗП DD7 за встановленою лічильником DD4 адресою.
Рис. 8.71
За позитивним переходом (0 → 1) сигналу вміст лічильника DD1 інкрементується, формуючи код наступної адреси. Запис інформації ведеться до повного заповнення ЕП ОЗП і, відповідно, до повного перебору його адрес, що формуються лічильником.
По закінченню операції запису пристрій, що передавав інформацію, генерує сигнал “Пуск”, яким змінює стан тригера, а пристрій, що приймає інформацію, починає генерувати сигнал RD зі своєю частотою, яка може суттєво відрізнятись від частоти передаючого пристрою. Сигнал RD через елементи DD6 і DD2 подається на вхід лічильника для інкрементування його вмісту і одночасно на вхід регістру DD8 для перезапису вмісту ОЗП у регістр. Дозвіл на запис у регістр DD8 формується низьким рівнем інверсного виходу тригера.
По закінченню циклу зчитування сигнал переносу Р лічильника приймає низький рівень яким через DD3 встановлює тригер DD5 у початковий стан, тобто в режим запису інформації.
Розглянемо тепер особливості побудови і роботи більш складної структури двонаправленого буфера з періодичним режимом обміну типу LIFO, функціональна схема якого приведена на рис. 8.72.
Рис. 8.72
Такий буфер дозволяє приймати і відправляти масиви даних довільної довжини з заданою швидкістю, що характерно, наприклад, для адаптерів локальних мереж (мережних карт). Зворотний порядок зчитування з буфера при взаємодії між собою двох буферів не матиме ніякого значення, оскільки кожен з них приймає інформацію з мережі у протилежному порядку, а комп’ютер передаватиме її у прямому.
Двонаправлений буфер має чотири режими роботи:
режим запису. У цьому режимі дані, що подаються на вхід двонаправленого буферного підсилювача, записуються в буферну пам’ять;
режим передачі. У цьому режимі дані з буферної пам’яті у зворотному порядку зчитуються з буферної пам’яті в регістр, який перетворює їх у послідовний формат і передає у мережу;
режим прийому. У цьому режимі дані з мережі записуються в регістр, з якого у паралельному форматі перезаписуються в буферну пам’ять;
режим читання. У цьому режимі дані з буферної пам’яті зчитуються у зворотній послідовності і через буфер передаються на шину даних.
Режим запису майже не відрізняється
від аналогічних режимів у пристроях,
розглянутих вище. Спочатку виконується
установка лічильника в нульовий стан
сигналом “Установка “0”. Оскільки в
режимі запису сигнал
має високий рівень, то вихідний сигнал
ЛЕ DD4 повторюватиме вхідний сигнал
,
забезпечуючи низьким рівнем дозвіл на
передачу інформації буфером DD8 у
відповідності до його таблиці станів
(див. Табл. 8.19).
Табл. 8.20
Входи |
Виходи |
||
|
T |
An |
Bn |
0 |
0 |
B → A |
Вх. |
0 |
1 |
Вх. |
A → B |
1 |
x |
Z |
Z |
У той же час, низький рівень сигналу на вході T (Тransmit) забезпечує передачу інформації від шини В до шини А. Сигнал низького рівня на DD2 формується ЛЕ DD5, а сигнал – відповідно, ЛЕ DD10, оскільки прямий вихід тригера DD6 має низький рівень. Таким шляхом, узгоджена взаємодія сигналів з потоком даних дозволяє забезпечити послідовний запис даних в усі ЕП ОЗП DD2.
По закінченню масиву даних сигналом дозволу на передачу “Передача” тригер DD7 високим рівнем сигналу з прямого виходу забезпечує сигналу TxC (Transmitted Clock) декрементувати адресний код у зворотному порядку. Дані при кожній зміні адресного коду перезаписуються у паралельному форматі в регістр DD3, а потім у послідовному форматі зчитуються на шину ТхD (Transmitted Data) (елементи схеми керування регістром DD3 для перетворення паралельного формату у послідовний не зображені). Коли вміст лічильника декрементується до нуля, формується сигнал низького рівня на виході його переносу (≤ 0), який встановлює лічильник DD7 у початковий стан. Таким чином забезпечується передача всього масиву даних в мережу в зворотному порядку.
Режим прийому інформації з мережі починається встановленням сигналом “Прийом” тригера DD6. Високий рівень сигналу на його прямому вході забезпечує прийом синхросигналу RxC (Received Clock), який через DD9 забезпечує декрементування адресного коду, сформованого лічильником DD1, і в той же час через DD10 формує сигнал для запису вмісту регістра. Інформація з мережі RxD (Received Data) записуються в регістр в послідовному форматі (схема керування операцією запису в регістр з мережі не зображена). По закінченню прийому сигналом “Кінець прийому” тригер DD6 встановлюється у нуль.
Режим читання інформації з пам’яті забезпечується через шинний буфер DD8, який сигналом високого рівня налаштований на передачу інформації з ОЗП (шина А) на шину В за сигналом . Сигнал забезпечує читання по зростаючому коду адрес ОЗП, забезпечуючи запис у прямій послідовності масиву даних.
У приведеному розділі не розглядалося використання пристроїв пам’яті у мікропроцесорних системах, оскільки такий матеріал вимагає досконалого знання режимів роботи мікропроцесорів.