2.3.12. Буферизована fet-логіка

Іншою модифікацією базового FL-інвертора є схема, що зображена на рис. 2.55. У цій схемі зміщення рівня забезпечується на виході логічного елемента. Така схемотехнічна особливість побудови виходу логічного елемента забезпечує більш високу навантажувальну здібність по вихідному струму, забезпечуючи одночасно зменшення часової затримки при перемиканні з низького вихідного рівня до високого. Реальна величина затримки розглянутих арсенід-галієвих структур не перевищує 100 пс.

2.4. Моделі логічних елементів

При синтезі швидкодіючих цифрових пристроїв необхідно враховувати часові затримки, які мають місце при перемиканні логічних елементів. Тому реальну статичну модель, що описується логічною функцією, необхідно доповнити часовими затримками, що є характерними для кожної мікросхеми. Оскільки часові співвідношення між появою вхідних сигналів мати затримки по кожному з входів і по виходах. Тобто динамічна модель будь-якого логічного елемента буде мати вигляд, приведений на рис. 2.56, а.

а б

Рис. 2.56

Умовним позначенням логічного елемента зображена його статична модель з входами x₀…x_k і виходом у, а динамічна властивість, що обумовлюють затримки по вході відображаються постійними часу , а відповідна затримка по виходу τ_у .

Недолік такої моделі явний і полягає в тому, що в довідковій літературі на логічні елементи приводяться максимально допустимі затримки розповсюдження сигналу від будь-якого входу до виходу. Тому простіше користуватися спрощеною моделлю, в якій має місце лише одна затримка по виходу (рис. 2.56, б) . Вона передбачає, перш за все, виконання умови, що стани сигналів на входах змінюються не одночасно і не впливають один на інший.

У такій моделі загальна затримка береться з довідкової літератури.

Урахування затримки приводить до того, що логічна функція буде описуватись двома рівняннями:

.

Приведена модель називається моделлю зі змінною затримкою і знаходить широке використання у задачах синтезу швидкодіючих скінчених автоматів.

Р ис. 2.57

Приклад 2.4. Побудувати динамічну модель логічного елемента 2(2І)-АБО, що описується функцією

.

Розв’язання. Заданий логічний елемент розглянемо як логічну схему з трьох незалежних, кожен з яких має свою часову затримку (рис. 2.57). Така модель буде справедливою при умові, що зміна вхідних сигналів не співпадає у часі.

Приклад 2.5. Побудувати часові діаграми перемикача ЛЕ з попереднього прикладу при умові, що , сигнали і подаються одночасно, а співвідношення між тривалістю часових затримок відповідає нерівності:

.

Розв’язання. Часові діаграми приводяться на рис. 2.58. З них витікає, що величина часової затримки появи вихідного сигналу в даному випадку визначається сумарною затримкою більш швидкодіючого елемента DD1 нижнього рівня і затримкою елемента DD3 верхнього рівня. Зрозуміло, що при використанні інших ЛЕ на верхньому рівні, наявність різних часових затримок може привести до появи короткочасних перешкод. Таке явище розглядалось у першому розділі. Стосовно аналізованого прикладу, при заміні ЛЕ АБО елементом ВИКЛ. АБО на виході появиться короткочасний імпульс.