Verilog_radar1

Цепи и непрерывное назначение сигналов

n Непрерывное назначение моделирует поведение

Пример модуля

OR4

module or4_gate(a, b, c, d, x);

input a, b, c, d; output x;

assign x=a | b | c | d;

endmodule

Использование цепей

module or4_gate(a, b, c, d, x, tmp_out);

input a, b, c, d; output x, tmp_out; wire tmp;

assign tmp=a | b; assign tmp_out = tmp;

assign x=tmp_out | c | d;

endmodule

Описания одинаковые или нет?

44

Задание константных значений

module or4_gate(a, b, c, d, x, cnst_1, cnst_0);

input a, b, c, d;

output x, cnst_0, cnst_1;

assign x=a | b | c | d;

assign cnst_1 = 1; assign cnst_0 = 1'b0;

endmodule

Упражнение 1

Упражнение 1 (задание)

n На языке Verilog описать представленную ниже схему.

nПосмотреть синтезированную пакетом QII схему (RTL Viewer)

n Осуществить функциональное моделирование n Назначить выводы СБИС

nОсуществить полную компиляцию, программирование платы и проверить работу проекта на плате.

Порядок выполнения упражнения 1

nСоздать проект:

-Имя проекта - lab1, имя модуля верхнего уровня иерархии – lab1, Рабочая папка - …\lab1

-СБИС – EP4CE6E22C8

n Создать новый файл: File=>New=>Verilog HDL file

n Сохранить его под именем lab1.

Порядок выполнения упражнения 1

n Ввести текстовое описание схемы на языке Verilog

nОсуществить компиляцию проекта

(Processing=>Start=>Analysis and Synthesis). При необходимости исправить ошибки.

Порядок выполнения упражнения 1

nПосмотреть синтезированную пакетом схему

(Tools=>Netlist Viewers=>RTL Viewer). Схема должна быть похожа на приведенную ниже.