Verilog_radar1
.pdf
Синтез (способы синтеза)
Process (a, b, c, d, sel) |
Infer |
a |
|
|
mux_out |
|
|
||||
begin |
b |
|
|
||
|
|
|
|||
case (sel) is |
|
c |
|
|
|
|
|
|
|
||
when “00” => mux_out <= a; |
|
d |
|
|
|
|
|
|
|
||
when “01” => mux_out <= b; |
|
sel |
|
|
|
|
2 |
|
|
||
when “10” => mux_out <= c; |
|
|
|
|
|
when “11” => mux_out <= d; |
|
|
|
|
|
end case; |
|
|
|
|
|
|
|
|
|
|
|
a |
Translation
d
a
Optimization
d
11 |
© 2014 СПбГПУ, каф. КСПТ, доц. Антонов А.П. ( dilab@scideco.ru ) |
Подмножества языка Verilog
nСинтезируемое описание – описание, допускающее автоматическую реализацию процедуры синтеза на заданном элементном базисе.
Операторы языка
синтезируемое Verilog подмножество
12 |
© 2014 СПбГПУ, каф. КСПТ, доц. Антонов А.П. ( dilab@scideco.ru ) |
Этапы проектирования
Спецификация
Реализация
Разработка алгоритма и архитектуры
«Поведенческое моделирование»
Алгоритм
OK?
Да 
Синтез, Трассировка СБИС
Аппаратные затраты ОК?
моделирование алгоритма работы, моделирование с 0- ми задержками
Нет
преобразование описания проекта в схему на заданном элементном базисе
Нет
|
|
|
|
|
Да |
|
|
|
|
|
|
|
|
|
Да |
|
|
Нет |
|
|
|
|
|
|
Временные |
|
|
|
|
|
|
|
|
|
параметры |
|
|
|
|
|
|
|
|
Да |
ОК? |
|
|
|
|
|
|
|
|
ОПЦИОНАЛЬНО |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
Внедрение |
|
|
|
Отладка в составе системы |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
13 |
© 2014 СПбГПУ, каф. КСПТ, доц. Антонов А.П. ( dilab@scideco.ru ) |
||||||||
моделирование с задержками, полученными после трассировки и размещения внутренних ресурсов СБИС
Терминология
nRTL Simulation: - поведенческое моделирование (без учета задержек)
nPost Synthesis Simulation: - моделирование после синтеза (учитываются особенности синтеза, задержки соединений блоков либо не учитываются, либо усредненные)
nPost Place and Route Simulation: - моделирование после трассировки СБИС, учитываются все задержки
14
Процедура проектирования (синтез и моделирование)
Синтез Моделирование
Technology |
Verilog |
Verilog |
Verilog |
Library |
Model |
Model |
Testbench |
Synthesis
Compiler
Netlist
Timing
Analysis
Place/Route
Netlist
15
ModelSim
Simulation
Compiler
*Post-map HDL model
Simulation
Model
*Post-fit |
|
|
|
|
|
|
HDL model |
|
|
Text Output |
|
Simulation |
|
|
|
|
|
|
|
|
|
|
Создание |
|
|
|
|
Timing |
|
|
Waveform |
|
|
|
|
(pof и sof |
|
|
|
||
Analysis |
|
|
|
|
|
|
|
|
|
|
|||
|
файлов) |
|
|
|
|
|
|
|
|
|
|
|
|
© 2014 СПбГПУ, каф. КСПТ, доц. Антонов А.П. ( dilab@scideco.ru )
Test
Vectors
Основные концепции языка
nИспользуется:
-для описания проектируемого модуля
-для описания тестов.
nСпособы описания
-поведенческое, структурное, смешанное
n Параллельность выполнения операторов n Создание конфигурируемых описаний
nПовторное использование созданных компонентов (иерархическое описание)
n ….
16 |
© 2014 СПбГПУ, каф. КСПТ, доц. Антонов А.П. ( dilab@scideco.ru ) |
Основы языка Verilog
17 |
© 2014 СПбГПУ, каф. КСПТ, доц. Антонов А.П. ( dilab@scideco.ru ) |
Вводные замечания
n Язык «похож» на язык Си
nЧувствителен к «регистру»: все ключевые слова – нижний регистр.
nКомментарии:
-Одной строки - все от символов // до конца строки
-Нескольких строк – начало /* …. окончание */
n Содержит зарезервированные ключевые слова:
- |
input |
// a Verilog Keyword |
- |
wire |
// a Verilog Keyword |
- |
WIRE |
// a unique name ( not a keyword) |
- |
Wire |
// a unique name (not a keyword) |
18 |
© 2014 СПбГПУ, каф. КСПТ, доц. Антонов А.П. ( dilab@scideco.ru ) |
Вводные замечания
nИмена:
-Должны начинаться с буквенного символа или подчеркивания
(a-z A-Z _)
-Могут содержать буквенные символы, числовые символы, подчеркивание, символ доллара (a-z A-Z _ 0-9 $)
-Могут содержать до 1024 символов
nЯзык допускает свободное использование пробелов, табуляции и переносов строк для улучшения читаемости текста.
n Операторы заканчиваются точкой с запятой (; )
19 |
© 2014 СПбГПУ, каф. КСПТ, доц. Антонов А.П. ( dilab@scideco.ru ) |
Числа
nВ языке определены
-целые числа
-вещественные числа
nВещественные числа задаются по стандарту IEEE Std 754-1985 для чисел с плавающей запятой двойной точности
nВещественные числа могут быть преобразованы в целые
20 |
© 2014 СПбГПУ, каф. КСПТ, доц. Антонов А.П. ( dilab@scideco.ru ) |