Verilog_radar1

Описание регистра

211

Правильно?

n Если qa надо сбрасывать, а qb – нет.

Приоритет управляющих сигналов

n Асинхронный сброс - Asynchronous clear (aclr)

n Асинхронная установка - Asynchronous preset (pre) n Асинхронная загрузка - Asynchronous load (aload) n Разрешение работы - Enable (ena)

n Синхронный сброс - Synchronous clear (sclr)

n Синхронная загрузка - Synchronous load (sload)

nПримечание:

-Изменение порядка применения управляющих сигналов приводит к использованию дополнительных логических элементов

Правильно?

Правильный вариант

Регистр c аset, sclr и ena

Упражнение 6

Упражнение 6 (задание)

nНа языке Verilog описать 8-разрядный регистр с входами управления:

l Асинхронный сброс - Asynchronous clear (aclr)

l Асинхронная установка - Asynchronous preset (pre) l Разрешение работы - Enable (ena)

l Синхронный сброс - Synchronous clear (sclr)

n Посмотреть синтезированную пакетом QII схему (RTL Viewer) n Осуществить функциональное моделирование

Порядок выполнения упражнения 6

nСоздать проект:

-Имя проекта – lab6, имя модуля верхнего уровня иерархии – lab6, Рабочая папка - …\lab 6

-СБИС – EP4CE6E22C8

n Создать новый файл: File=>New=>Verilog HDL file n Сохранить его под именем lab6.

nВведите текстовое описание модуля на языке

Verilog.

Порядок выполнения упражнения 6

nОсуществите компиляцию проекта

(Processing=>Start=>Analysis and

Synthesis). При необходимости исправить ошибки.

nПосмотреть синтезированную пакетом схему (Tools=>Netlist Viewers=>RTL

Viewer).