Verilog_radar1
.pdf
Пример делителя с 4 знаками после запятой
Упражнение 4
182 |
© 2014 СПбГПУ, каф. КСПТ, доц. Антонов А.П. ( dilab@scideco.ru ) |
Упражнение 4 (задание)
nНа языке Verilog описать модуль:
-Число sw[7:4] делится на sw[3:0] с точностью 4 знака после запятой.
-Осуществляется анализ:
l Если число sw[3:0] равно нулю, то на выход модуля – все единицы
n Осуществить функциональное моделирование
n Посмотреть синтезированную пакетом QII схему (RTL Viewer) n В описание модуля: инвертировать все выходы
n Посмотреть синтезированную пакетом QII схему (RTL Viewer) n Назначить выводы СБИС
nОсуществить полную компиляцию, программирование платы и проверить работу проекта на плате.
183 |
© 2014 СПбГПУ, каф. КСПТ, доц. Антонов А.П. ( dilab@scideco.ru ) |
Порядок выполнения упражнения 4
nСоздать проект:
-Имя проекта – lab4, имя модуля верхнего уровня иерархии – lab4, Рабочая папка - …\lab 4
-СБИС – EP4CE6E22C8
n Создать новый файл: File=>New=>Verilog HDL file n Сохранить его под именем lab4.
nВведите текстовое описание модуля на языке
Verilog.
184 |
© 2014 СПбГПУ, каф. КСПТ, доц. Антонов А.П. ( dilab@scideco.ru ) |
Порядок выполнения упражнения 4
nСоздайте файл VWF (File=>New=>University Program VWF).
n Сохранить его под именем lab4
nЗадайте входы, выходы и тестовое воздействие
-Выходы отобразите (сгруппируйте и добавьте, если надо пустые выводы) так, чтобы отдельно отображалась целая часть деления и дробная с правильным значением (система счисления на временной диаграмме - Fractional)
185 |
© 2014 СПбГПУ, каф. КСПТ, доц. Антонов А.П. ( dilab@scideco.ru ) |
Порядок выполнения упражнения 4
nОсуществите компиляцию проекта
(Processing=>Start=>Analysis and Synthesis). При необходимости исправить ошибки.
nПосмотреть синтезированную пакетом схему (Tools=>Netlist Viewers=>RTL Viewer).
186 |
© 2014 СПбГПУ, каф. КСПТ, доц. Антонов А.П. ( dilab@scideco.ru ) |
Порядок выполнения упражнения 4
nВ описание модуля добавьте инверсию каждого вывода
nОсуществите компиляцию проекта
(Processing=>Start=>Analysis and Synthesis). При необходимости исправить ошибки.
nПосмотреть синтезированную пакетом схему (Tools=>Netlist Viewers=>RTL Viewer).
187 |
© 2014 СПбГПУ, каф. КСПТ, доц. Антонов А.П. ( dilab@scideco.ru ) |
Порядок выполнения упражнения 4
nЗадайте выводы СБИС:
-Assignments=>Pin Planer
nВыполните полную компиляцию проекта
Processing=>Start Compilation
188 |
© 2014 СПбГПУ, каф. КСПТ, доц. Антонов А.П. ( dilab@scideco.ru ) |
Порядок выполнения упражнения 4
nОткройте программатор и осуществите конфигурирование СБИС: Tools=>Programmer
n Проверьте работу проекта на плате.
Упражнение завершено
189 |
© 2014 СПбГПУ, каф. КСПТ, доц. Антонов А.П. ( dilab@scideco.ru ) |
Поведенческие операторы
Behavioral Statements
n
nДолжны быть использованы в рамках процедурного блока
nПоведенческие операторы
-if-else statement
-case statemen