Verilog_radar1

Побитовые операторы - Bitwise Operators

n Операторы выполняются побитно

nЕсли один из операндов имеет меньший размер, то он дополняется слева необходимым числом разрядов

(дополняется нулями).

nЗначения X и Z рассматриваются как неизвестные, но результат может иметь значение 0 ( 0&x=0) или 1 (1 | x=1)

Операторы свертки - Reduction

n Сворачивает вектор в однобитовое значение

n X и Z рассматриваются как неопределенные значения

Пример

module ex5 (a_in, b_in, res_xor, bit_xor );

input [7:0] a_in, b_in; output [7:0] res_xor; output bit_xor;

assign res_xor = a_in ^ b_in; assign bit_xor = ^ a_in;

endmodule

Логические операторы - Logical

nИспользуются для оценки выражения или сравнения нескольких выражений

-Каждый операнд рассматривается как отдельное выражение

-Выражение с нулевым значением рассматривается как false (0)

-Выражение с ненулевым значением рассматривается как true (1)

n Возвращает 1-битное значение true (1) / false (0)

nX и Z рассматриваются как неизвестные и результат – неизвестное значение

Пример

module ex8 (a_in, b_in, rez_not, rez_and, exp_and );

input [7:0] a_in, b_in;

output rez_not, rez_and, exp_and;

assign rez_not = ! a_in;

assign rez_and = a_in && b_in;

assign exp_and = ^a_in && (a_in | b_in);

endmodule

Операторы сдвига - Shift

n Сдвигает вектор влево или вправо на определенное число бит

nСдвиг влево (логический или арифметический): освобождающиеся разряды заполняются нулями

nСдвиг вправо

-Логический: освобождающиеся разряды заполняются нулями

-Арифметический (без знаковый): освобождающиеся разряды заполняются нулями

-Арифметический (знаковый): освобождающиеся разряды заполняются знаковым разрядом

n Сдвигаемые биты теряются

nСдвиг на значение X или Z (правый операнд) дает результат - незаданное значение

Пример

module ex9 (a_in, rez_la, rez_ra, rez_ll, rez_rl );

input [7:0] a_in;

output [7:0] rez_la, rez_ra, rez_ll, rez_rl;

assign rez_la = a_in <<< 2; assign rez_ra = a_in >>> 2; assign rez_ll = a_in << 2; assign rez_rl = a_in >> 2; endmodule

Арифметические операторы Arithmetic

nЕсли результат имеет большую разрядность чем операнды, то сигналы переноса реализуются автоматически

nПереносы теряются если операнды и результат имеют одинаковую разрядность

*Не все средства синтеза поддерживают

Пример ADD

module ex1 (a_in, b_in, res_add );

input [7:0] a_in, b_in; output [8:0] res_add;

assign res_add = a_in + b_in;

endmodule