Verilog_radar1
.pdf
Ответ
n Равны ли числа 4’sb1111 и -4’b0001?
4’sb1111 = -1 (представлено как 1111) -4’b0001 = -1 (представлено как 1111)
Вопрос
nКак будет представлено число 4’d17 в двоичной системе счисления?
Ответ
nКак будет представлено число 4’d17 в двоичной системе счисления?
MSB отброшен (10001 => 0001)
Вещественные числа
nВещественные числа могут быть представлены в:
-Десятичном виде: < value >.< value >
-Экспоненциальном виде: < mantissa >E< exponent >
nВещественные числа округляются до ближайшего целого (когда присваиваются целому)
n Не могут содержать z, x
n Не поддерживаются системой синтеза QII
34
Модуль – основной элемент проекта
n Модуль – основной элемент проекта на языке Verilog n Структура модуля:
module module_name (port_list); port declarations
circuit functionality endmodule
35
Объявление модуля
n Начинается с ключевого слова module n Содержит имя модуля
n Включает список выводов, если таковые имеются
module or4_gate (a, b, c, d, x); endmodule
A |
|
|
INPUT |
|
|
OR4 |
|
|
|
||||||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
||
|
|
VCC |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|||
B |
|
|
INPUT |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
||
C |
|
|
VCC |
|
|
|
|
|
|
|
|
|
OUTPUT |
|
X |
|
|
|
|||||||||||||
|
|
|
|
|
|
|
|
|
|
|
|||||
|
|
INPUT |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
||
|
|
VCC |
|
|
|
|
|
|
|
|
|
|
|
|
|
D |
|
|
INPUT |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
||
|
|
|
VCC |
|
|
OR4_GATE |
|
|
|
||||||
|
|
|
|
|
|
|
|
||||||||
36 |
© 2014 СПбГПУ, каф. КСПТ, доц. Антонов А.П. ( dilab@scideco.ru ) |
Объявление выводов - Port Declaration
n Задается тип, разрядность и имя вывода
<port_type> port_name;
n Port types
- input Ю input port - output Ю output port
- inout Ю bidirectional port
module or4_gate(a, b, c, d, x);
input a, b, c, d; output x;
A |
|
|
INPUT |
|
|
OR4 |
|
|
|
||||
|
|
|
|
|
|
|
|
|
|
|
|
||
|
|
|
|
|
|
|
|
|
|
|
|
||
|
|
VCC |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|||
B |
|
|
INPUT |
|
|
|
|
|
|
|
|
|
|
C |
|
|
VCC |
|
|
|
|
|
|
|
OUTPUT |
|
X |
|
|
|
|||||||||||
|
|
|
|
|
|
|
|
|
|||||
|
|
INPUT |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
||
|
|
VCC |
|
|
|
|
|
|
|
|
|
|
|
D |
|
|
INPUT |
|
|
|
|
|
|
|
|
|
|
|
|
|
VCC |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
OR4_GATE |
|
|
||||||
|
|
|
|
|
|
|
|
||||||
Особенности Verilog 2001 и поздних версий
nНачиная с версии ‘2001 объявление модуля и объявления выводов могут быть совмещены
-Новая версия
module or4_gate
( input a, b, c, d, output x );
endmodule
- Старая версия
module or4_gate(a, b, c, d, x);
input a, b, c, d; output x;
endmodule
Логические операции
nВ языке Verilog определены следующие логические операции
|
Символ |
|
Функция |
|
|
|
(применяется к |
|
|
|
оператора |
|
|
|
|
|
|
каждому биту) |
|
|
|
|
|
|
|
~ |
|
Инверсия |
|
|
|
|
|
|
|
& |
|
AND |
|
|
|
|
|
|
|
| |
|
OR |
|
|
|
|
|
|
|
^ |
|
XOR |
|
|
|
|
|
|
|
^~ or ~^ |
|
XNOR |
|
|
|
|
|
|
Цепи и назначение сигналов
n wire – цепь, элемент данных тип Net n Объявление цепи:
module or4_gate |
|
module or4_gate(a, b, c, d, x); |
( input a, b, c, d, |
|
input a, b, c, d; |
output x ); |
|
output x; |
wire temp; |
|
wire temp; |
endmodule |
|
endmodule |
|
|
|
40 |
© 2014 СПбГПУ, каф. КСПТ, доц. Антонов А.П. ( dilab@scideco.ru ) |