Verilog_radar1
.pdf
4-разрядный реверсивный счетчик с параллельной загрузкой (часть 2)
231 |
© 2014 СПбГПУ, каф. КСПТ, доц. Антонов А.П. ( dilab@scideco.ru ) |
Двоично-десятичный счетчик
n Счетчик считает от 0 до 9, далее 0 и т.д.
232 |
© 2014 СПбГПУ, каф. КСПТ, доц. Антонов А.П. ( dilab@scideco.ru ) |
Реверсивный счетчик с параллельной загрузкой и программируемым модулем счета (часть 1)
aclr |
ena |
load |
din |
dir |
q |
|
|
|
|
|
|
1 |
x |
x |
x |
x |
асинхронный сброс |
|
|
|
|
|
|
0 |
0 |
x |
x |
x |
хранение |
|
|
|
|
|
|
0 |
1 |
0 |
din |
x |
Запись din |
|
|
|
|
|
|
0 |
1 |
1 |
x |
1 |
Счет + |
|
|
|
|
|
|
0 |
1 |
1 |
x |
0 |
Счет - |
|
|
|
|
|
|
*Если din>(module-1), то записывается (module-1)
233 |
© 2014 СПбГПУ, каф. КСПТ, доц. Антонов А.П. ( dilab@scideco.ru ) |
(часть 2)
234 |
© 2014 СПбГПУ, каф. КСПТ, доц. Антонов А.П. ( dilab@scideco.ru ) |
Результат синтеза
235 |
© 2014 СПбГПУ, каф. КСПТ, доц. Антонов А.П. ( dilab@scideco.ru ) |
Счетчик с выходом переноса
nДвоичный счетчик с выходом сигнала переноса (перенос = 1 при достижении счетчиком своего максимального значения)
nИспользование:
-Для каскадного соединения счетчиков
-Для реализации счетчиков-делителей
reset |
ena |
q |
cout |
|
|
|
|
1 |
x |
Асинхронный |
0 |
|
|
сброс |
|
0 |
0 |
хранение |
хранение |
|
|
|
|
0 |
1 |
Счет + |
0 |
|
|
|
|
0 |
1 |
Максимальное |
1 |
|
|
значение |
|
236 |
© 2014 СПбГПУ, каф. КСПТ, доц. Антонов А.П. ( dilab@scideco.ru ) |
Счетчик с выходом переноса
237 |
© 2014 СПбГПУ, каф. КСПТ, доц. Антонов А.П. ( dilab@scideco.ru ) |
Счетчик с выходом переноса (RTL Viewr и моделирование)
238 |
© 2014 СПбГПУ, каф. КСПТ, доц. Антонов А.П. ( dilab@scideco.ru ) |
Упражнение 7
239 |
© 2014 СПбГПУ, каф. КСПТ, доц. Антонов А.П. ( dilab@scideco.ru ) |
Упражнение 7 (задание)
n На языке Verilog описать представленную ниже схему
clk |
|
srg |
|
|
cnt |
Ena – выход счетчика-делителя |
|||
ena |
||||
|
||||
|
|
led[7..0] |
разрешающий работу |
|
|
|
clk |
сдвигающему регистру |
|
|
|
d[7..0] sload
-сnt – счетчик-делитель: коэффициент деления задается константой; выход – сигнал переноса
-srg – сдвигающий регистр;
-Входы:
lClk – тактовый (25 МГц), d[7..0] – данные загружаемые в сдвигающий регистр, sload – сигнал синхронной загрузки данных в сдвигающий регистр
-Выход – led[7..0] – содержимое сдвигающего регистра
240 |
© 2014 СПбГПУ, каф. КСПТ, доц. Антонов А.П. ( dilab@scideco.ru ) |