Verilog_radar1
.pdf
Порядок выполнения упражнения 5
nОсуществите компиляцию проекта
(Processing=>Start=>Analysis and Synthesis). При необходимости исправить ошибки.
nПосмотреть синтезированную пакетом схему
(Tools=>Netlist Viewers=>RTL Viewer).
201 |
© 2014 СПбГПУ, каф. КСПТ, доц. Антонов А.П. ( dilab@scideco.ru ) |
Порядок выполнения упражнения 5
nВ описание модуля добавьте инверсию каждого вывода
nОсуществите компиляцию проекта
(Processing=>Start=>An
alysis and Synthesis).
При необходимости исправить ошибки.
nПосмотреть
синтезированную пакетом схему
(Tools=>Netlist Viewers=>RTL Viewer).
202 |
© 2014 СПбГПУ, каф. КСПТ, доц. Антонов А.П. ( dilab@scideco.ru ) |
Порядок выполнения упражнения 5
nЗадайте выводы СБИС:
-Assignments=>Pin Planer (pbb – 58 pin)
nВыполните полную компиляцию проекта
Processing=>Start Compilation
203 |
© 2014 СПбГПУ, каф. КСПТ, доц. Антонов А.П. ( dilab@scideco.ru ) |
Порядок выполнения упражнения 5
nОткройте программатор и осуществите конфигурирование СБИС: Tools=>Programmer
n Проверьте работу проекта на плате.
Упражнение завершено
204 |
© 2014 СПбГПУ, каф. КСПТ, доц. Антонов А.П. ( dilab@scideco.ru ) |
Описание триггерных схем
205 |
© 2014 СПбГПУ, каф. КСПТ, доц. Антонов А.П. ( dilab@scideco.ru ) |
Два типа RTL процессов
•Комбинационный процесс
–Чувствителен ко всем сигналам в процессе
always @ (a, b, sel) |
|
|
Список |
||
always @ * |
чувствительности |
|
включает все входы |
||
|
||
|
комбинационной |
|
|
цепи |
*- добавить все входы
•Тактовый (регистровый) процесс
–Чувствителен к тактовым сигналам и сигналам управления
always @(posedge clk, negedge clr_n)
a
c
b
sel
d |
|
D |
Q |
|
q |
|
|
clk
ENA
CLRN
clr_n
Список чувствительности не включает d вход,
а только тактовый сигнал и сигнал асинхронного сброса
Latch и Flipflop
Level-Sensitive Latch
module latch ( input d, gate, output reg q); always @(d, gate)
if (gate) q = d ;
endmodule
Edge-Triggered Flipflop
module dff ( input d, clk, output reg q );
always @(posedge clk) q <= d ;
endmodule
Асинхронные сигналы управления
Asynchronous Clear
module dff_async ( input d, clk, aclr, output reg q);
always @(posedge clk,
posedge aclr) begin
if (aclr)
q <= 1’b0; else
q <= d;
end
endmodule
Синхронные сигналы управления
Synchronous Clear
module dff_sync ( input d, clk, sclr, output reg q );
always @(posedge clk) begin if (sclr)
q <= 1’b0; else
q <= d;
end
endmodule
Сигнал Clock Enable
Clock Enable
module dff_ena ( input d, enable, clk, output reg q );
always @( posedge clk ) if (enable)
q <= d;
endmodule