9.2. Структура мп к580.

/\

││ ШД (8)

\/

┌──────────┐ ┌─┬──────┐

│ Буфер │ │ │ │ СБР

│ ШД │ │ │Сброс │<────

└──────────┘ │ ├──────┤ Ф1

/\ │ │ │<────

││ │С│Синх- │ Ф2

\/ │Х│рони- │<────

┌──────────────────────────────────────┐ │Е│зация │Синхро

│ Внутренняя шина данных 8 │ │М│ ├────>

└─────────────────────────────────────┐│ │А├──────┤

/\ /\ /\ /\ /\ ││ │ │ │Готов

││ 8 ││ 8 ││ 8 ││ 8 ││ 8 ││ 8 │У│Готов-│<────

\/ \/ \/ ││ \/ \/ │П│ность,│ Жду

┌───┐┌───┐┌───┐ ││ ┌───────────┐ ┌────┐ │Р│ожида-├─────>

│ А ││ Т ││ F │ ││ Мультиплексор │ РК │ │А│ние │ (ОЖ)

├ ─ ┤└┬─┬┘└┬──┘ ││ ├─────┬─────┼─┐ └─┬┬─┘ │В├──────┤

│ А'│ │ │ │ A ││ │ W │ Z │ │ ││ │Л│ │ ЗПДП

└┬─┬┘ │ │ │ │ ││ ├─────┼─────┤ │ ││ │Е│Управ-│<─────

│ │ │ │ V │ ││ │ B │ C │ │ \/ │Н│ление │ РПДП

│ │ │ └\┌──┴──┐││ ├─────┼─────┤С│┌───────┐ │И│ ПДП ├─────>

│ │ └──/│ │││ │ D │ E │Е││Первич-├─>│Я├──────┤

│ │ \ АЛУ ├┘│ ├─────┼─────┤Л││ный уп-│ │ │Управ-│ ЗПР

│ │ / ├─┘ │ H │ L │Е││равляю-│ │М│ление ├─────>

│ └─────\│ │ ├─────┴─────┤К││щий │<─┤П│преры-│ РПР

└───────/└─┬───┘ │ УС (SP) │Т││автомат│ │ │ванием│<─────

│ A ├───────────┤О│└──┬───┬┘ │С│ │

│ │ │ СК (PC) │Р│ │...│ │И├──────┤

V │ ├───────────┤ │ │ │ │с│Управ-│

┌──┴┐ │ ИНК/ДЕК │ │ │ │ │Т│ление │

│ ДК│ ├───────────┼─┘ │ │ │Е│шиной:│

└───┘ │ РА │ │ │ │М│ │ ЧТ

└────┬──┬───┘ │ │ │О│Чтение├─────>

\ / <────┘ │ │Й│ │ __

┌─────\/────┐ Управля-│ │ │Запись│ ЗП

│Буфер ША │ ющие │ │ │ o─────>

└────┬──┬───┘ сигналы │ │ │ │

\ / <────────┘ │ │ │

ША (16) \/ └─┴──────┘

Рис.9.1. Структура однокристального 8 - разрядного

микропроцессора КР580ИК80

МП имеет три шины: 8 - разрядную двунаправленную ВНУТРЕН-

НЮЮ шину данных (ШД), 16 - разрядную шину адреса (ША) и шину

управления (ШУ).

Внутренняя ШД является магистралью, по которой могут об-

мениваться данными все подключенные к ней блоки и узлы МП. Та-

- 48 -

ким образом, узлы МП, подсоединенные к ШД разделяют эту шину

во времени.

ШУ содержит линии для передачи управляющих сигналов,

признаков состояния МП и переферийных устройств, в том числе

линии: синхронизации передачи и идентификации информации, пе-

редаваемой по ШД; сигналов, информирующих МП о готовности пе-

реферийных устройств; сигнала запроса прерывания от переферий-

ных устройств; сигнала разрешения прерывания и др.

При рассмотрении структуры МП можно выделить следующие

части: блок регистров, АЛУ, буферные схемы, управляющее уст-

ройство.

БЛОК РЕГИСТРОВ

МП К580 содержит программно - доступные 8-разрядные ре-

гистры:

- регистр - аккумулятор A;

- регистры общего назначения (РОНы) B,C,D,E;

- регистр признаков F

и 16-разрядные специализированные регистры:

- счетчик команд СК (PC);

- регистр - указатель стека УС (SP);

- сдвоенный регистр косвенного адреса HL

H - регистр старшего полуадреса

L - регистр младшего полуадреса.

Кроме того, имеются непосредственно недоступные программе ре-

гистры:

- 8-разрядные регистры временного хранения T, W, Z;

- 8-разрядный регистр команды;

- 16-разрядный регистр адреса РА.

Имеется возможность использования содержимого пар регистров

- 49 -

B и C, D и E, H и L как составных слов двойной длины.

РОН используются для хранения операндов, промежуточных и

конечных результатов, а также адресов и индексов при косвенной

и индексной адресациях.

Блок регистров имеет в своем составе регистр - АККУМУЛЯ-

ТОР (А). А используется в качестве источника одного из операн-

дов и места, где фиксируется результат операции. В команде А в

явном виде не адресуется. На использование А в операции указы-

вает код команды. Иначе говоря, в отношении А применяется под-

разумеваемая адресация, что позволяет применять одноадресные

команды, имеющие сравнительно короткий формат.

Для того, чтобы аккумулятор мог одновременно являться ре-

гистром операнда и регистром результата операции, он строится

на основе двухступенчатых регистров. (Некоторые МП содержат

несколько А).

По отношению к другим программно - доступным регистрам

применяется или подразумеваемая или укороченная адресация, за-

даваемая коротким номером регистра.

Использование А и РОН позволяет при выполнении команд

уменьшить число обращений к памяти и тем самым повысить быст-

родействие.

Наличие в блоке регистров специализированного регистра

косвенного адреса HL позволяет иметь команды с подразумеваемой

адресацией, т.е. без указания в команде номера регистра, хра-

нящего исполнительный адрес.

Особенностью блока регистров МП является наличие в его

составе схемы инкрементатора/декрементатора, которая произво-

дит над содержимым регистров (без привлечения АЛУ) операцию

прибавления/вычитания 1. Схема инкрементатора/декрементатора

- 50 -

позволяет реализовать процедуры автоматического задания прира-

щений при операциях с адресами не только в регистре - указате-

ле стека, но и в счетчике команд.

При выполнении операций в МП возникает потребность в

кратковременном хранении операндов и результатов выполнения

операций. Для этой цели служат регистры временного хранения

данных T, W и Z. Использование регистров временного хранения

позволяет МП за один цикл реализовать, например, такую опера-

цию, как обмен содержимым двух регистров.

Буферные регистры временного хранения построены по прос-

тейшему принципу динамического хранения данных на емкостях МОП

- транзисторов. Они позволяют простейшими аппаратными средс-

твами выполнять довольно сложные операции перетасовки данных

не только между РОН, но и между регистрами, аккумулятором и

памятью.

Для повышения эффективности операций со словами двойной

длины и операций формирования и пересылок двухбайтных адресов

имеется возможность оперировать с содержимым пар регистров

B и C, D и E, H и L как с составными словами двойной длины.

При этом реализуются так называемые тандемные пересылки, сос-

тоящие в передаче в цикле выполнения команды последовательно

друг за другом 2 байт информации.

В состав блока регистров входит регистр - защелка адреса

памяти РА. Собственно регистр адреса недоступен программисту.

Однако любая пара регистров (BC,DE,HL) может быть использована

для задания адресов команд и данных в программе. Этот адрес

под воздействием соответствующих команд не только может быть

загружен в регистр - защелку, но и модифицирован (посредством

схемы инкрементатора/декрементатора) в процессе загрузки. Ре-

- 51 -

гистр - защелка адреса передает код адреса в буферную схему и

далее в ША.

АРИФМЕТИЧЕСКО - ЛОГИЧЕСКОЕ УСТРОЙСТВО (АЛУ)

8 - разрядная комбинированная схема АЛУ выполняет арифме-

тические и логические операции над 8 - разрядными числами в

процессе межрегистровых пересылок. К одному из входов АЛУ

всегда подключен А, к другому через регистр Т может быть подк-

лючен любой из РОН.

Регистр временного хранения позволяет избежать сбоев и

потери информации, когда один из регистров используется в ка-

честве регистра - операнда и регистра - результата.

АЛУ непосредственно связано с регистром признаков F, в

соответствующих разрядах которого фиксируются особенности вы-

полнения каждой операции:

- нулевой результат в аккумуляторе - Z,

- перенос и старшего разряда - CY,

- знак результата - S,

- паритет - P,

- вспомогательный перенос из младшего полубайта - AC.

Наличие в МП регистра признаков упрощает осуществление прог-

раммных переходов в зависимости от состояния триггеров призна-

ков. АЛУ позволяет в процессе межрегистровых "пересылок с пе-

рекосом" выполнять операции сдвига на один разряд вправо или

влево. Многократный сдвиг реализуется последовательностью од-

норазрядных сдвигов.

В состав АЛУ входит комбинационная схема десятичного кор-

ректора ДК, назначение которого состоит в том, чтобы под воз-

действием специальной команды интерпретировать результат вы-

полнения двоичной операции как результат десятичной арифметики.

- 52 -

АЛУ реализует простейшие арифметические и логические опе-

рации (сложение, вычитание, сдвиги, сравнение, логическое ум-

ножение и другие операции). Все более сложные операции (умно-

жение, деление, вычисление элементарных функций и др.) выпол-

няются по подпрограммам.

СТЕКОВАЯ ПАМЯТЬ

В МП К580 организуется стековая память, реализующая без-

адресное задание операндов. В общем случае стек представляет

собой группу последовательно пронумерованных ячеек памяти,

снабженных указателем стека, в котором автоматически при запи-

си и считывании устанавливается адрес последней занятой ячейки

стека - вершины стека. При операции занесения в стек слово по-

мещается в следующую по порядку свободную ячейку стека, а при

считывании из стека извлекается последнее поступившее в него

слово. Таким образом в стеке реализуется принцип обслуживания

"последний пришел - первый ушел". Этот порядок при обращении к

стеку реализуется автоматически. Поэтому при операциях со сте-

ком возможно безадресное задание операнда - команда не содер-

жит адреса ячейки стека, но содержит адрес ячейки памяти или

регистра, откуда слово передается в стек или куда загружается

из стека.

Таким образом, стек является устройством памяти с после-

довательным доступом. Невозможно считать информацию, не считав

стоящую перед ней.

В рассматриваемом МП используется "перевернутый" стек,

т.е. при передаче в стек слова значение УС (адрес вершины сте-

ка) уменьшается, а при извлечении - увеличивается.

Непосредственно в МП К580 из оборудования стековой памяти

содержится только регистр - указатель стека и соответствующие

- 53 -

цепи управления. Сам стек реализуется в виде группы последова-

тельных ячеек оперативной памяти.

Стековая адресация широко используется при работе с подп-

рограммами и в процедурах обработки прерывания.

БУФЕРНЫЕ СХЕМЫ

Двунаправленный буфер шины данных предназначен для логи-

ческого и электрического разделения внутрипроцессорной шины

данных и внешней, системной ШД. Буфер состоит из регистра -

защелки и выходной схемы с тремя состояниями, т.е. схемы,

обеспечивающей на выходе состояния 0, 1 и полное электрическое

отключение от нагрузки (высокоимпедансное или "третье" состоя-

ние). Наличие в МП буферных схем, отключающихся от общей сис-

темной шины, обеспечивает реализацию магистрального принципа

межмодульных связей в МП - системе.

В режиме ввода информации внутренняя шина данных подсое-

диняется к регистру - защелке, загрузку которого из внешней

шины производит буферная схема под управлением команды.

В режиме вывода информации буферная схема передает во

внешнюю шину данных содержимое буферного регистра - защелки,

на вход которого по внутренней шине данных с одного из регист-

ров загружен код, подлежащий выдаче.

Во время выполнения операций в МП, не связанных с проце-

дурами обмена с внешними по отношению к МП устройствами, бу-

ферная схема отключается от ШД, т.е. переходит в высокоимпе-

дансное состояние.

Буферная схема шины адреса (ША) - однонаправленная, обес-

печивает передачу адресов команд и данных, а также номеров пе-

риферийных устройств от МП в систему. Выход буферной схемы ША,

точно так же как и буфера данных может переходить в третье

- 54 -

состояние. Подобный режим необходимо иметь в системе, в кото-

рой к памяти могут обращаться по системной шине не только МП,

но и другие периферийные устройства (контроллер ПДП, пульт

оператора, контроллеры накопителей и др.)

.

- 55 -

Рассмотрим назначение выводов микросхемы КР580ИК80А.

┌────┬───────┬────┐

│<──>│ CPU │ A0 ├─────25

10─────┤ D0 │ │ A1 ├─────26

9─────┤ D1 │ │ A2 ├─────27

8─────┤ D2 │ │ A3 ├─────29

7─────┤ D3 │ │ A4 ├─────30

3─────┤ D4 │ │ A5 ├─────31

4─────┤ D5 │ │ A6 ├─────32

5─────┤ D6 │ │ A7 ├─────33

6─────┤ D7 │ │ A8 ├─────34

├────┤ │ A9 ├─────35

23─────┤ RDY│ │ A10├───── 1

│ │ │ A11├─────40

13─────┤ HLD│ │ A12├─────37

│ │ │ A13├─────38

14─────┤ INT│ │ A14├─────39

├────┤ │ A15├─────36

22─────┤ C1 │ ├────┤

│ │ │HLDA├─────21

15─────┤ C2 │ │ WI ├─────24

├────┤ │INTE├─────16

12─────┤ SR │ │ RC ├─────17

├────┤ │ __ │

20─────┤Ucc1│ │ TR ├─────18

28─────┤Ucc2│ │ SYN├─────19

11─────┤Uio │ ├────┤

│ │ │ GND├───── 2

└────┴───────┴────┘

Рис.9.2. Условное графическое обозначение КР580ИК80А

Назначение выводов микропроцессора КР580ИК80А

┌───────┬───────────┬────────────┬──────────────────────────┐

│ Вывод │Обозначение│ Тип вывода │ Функ. назначение выводов │

├───────┼───────────┼────────────┼──────────────────────────┤

│1,25-27│ A10,A0-A2 │ │ │

│ 29-40 │ A3-A9,A15 │ Выходы │ Канал адреса │

│ │A12-A14,A11│ │ │

│ 2 │ GND │ - │ Общий │

│ 3-10 │D4-D7,D3-D0│Входы/выходы│ Канал данных │

│ 11 │ Uio │ - │Напряжение источника │

│ │ │ │смещения -5 В │

│ 12 │ SR │ Вход │Установка в исх. состояние│

│ 13 │ HLD │ Вход │Захват шины │

│ 14 │ INT │ Вход │Запрос прерывания │

│ 15,22 │ C2,C1 │ Входы │Тактовые сигналы │

│ 16 │ INTE │ Выход │Разрешение прерывания │

│ 17 │ RC │ Выход │Прием информации │

│ │ __ │ │ │

│ 18 │ TR │ Выход │Выдача информации │

│ 19 │ SYN │ Выход │Сигнал синхронизации │

│ 20 │ Ucc1 │ - │Напряжение питания +5 В │

│ 21 │ HLDA │ Выход │Подтверждение захвата │

│ 23 │ RDY │ Вход │Сигнал "Готовность" │

│ 24 │ WI │ Выход │Сигнал "Ожидание" │

│ 28 │ Ucc2 │ - │Напряжение питания +12 В │

└───────┴───────────┴────────────┴──────────────────────────┘

.

- 56 -

9.3. УПРАВЛЕНИЕ МП - СИСТЕМОЙ.

9.3.1. АЛГОРИТМ УПРАВЛЯЮЩЕГО АВТОМАТА МП.

Управляющее устройство МП состоит из двух относительно

независимых частей:

1. первичного автомата, управляющего процессами внутри МП;

2. схемы, обрабатывающей внешние сигналы и генерирующей

управляющие сигналы МП - системе.

Рассмотрим примерную схему алгоритма функционирования

управляющего автомата в течение рабочего цикла выполнения ко-

манды (рис.9.3). Выполнение рабочего цикла команды начинается

с опроса триггера прерывания. Если запрос прерывания имеет

место, то автомат передает управление специальной подпрограмме

обработки прерывания и выполняется соответствующая программа

обслуживания данного запроса прерывания. При отсутствии преры-

вания управляющий автомат генерирует управляющие сигналы вы-

борки команды из памяти и формирование в СК адреса следующей

команды. Затем управляющий автомат дешифрирует код операции в

команде и генерирует соответствующую коду операции серию уп-

равляющих сигналов, обеспечивающих реализацию в МП заданной

операции.

Существенная особенность работы первичного автомата сос-

тоит в том, что его алгоритм содержит условный оператор ожида-

ния готовности операнда. Появление такого оператора в алгорит-

ме объясняется тем, что МП приспособлены для работы с различ-

ными типами внешней памяти (с непосредственным или последова-

тельным доступом), имеющими разные времена обращения. Кроме

того, МП может обращаться за операндом не только к памяти, но

и к медленно действующим УВВ. Наличие в схеме алгоритма пер-

вичного автомата оператора ожидания готовности операнда явля-

.

- 57 -

.

- 58 -

ется одной из причин того, что последовательность управляющих

сигналов, реализующая некоторую команду генерируется первичным

автоматом не только на основе кода команды, но и под воздейс-

твием набора внешних управляющих сигналов.

Схема управления системой в зависимости от кода текущей

команды, состояния первичного управляющего автомата, а также

от значений внешних сигналов в шине управления вырабатывает

управляющие сигналы, которые реализуют процедуры системного

обмена информацией.