MSP430_Final

15.3. Функционирование модуля USСI: режим UART 371

Для получения длительности импульса, равной 3/16 от длительности битово го интервала, как того требует стандарт IrDA, выбирается тактовый сигнал BITCLK16 (UCIRTXCLK = 1), а длина импульса задаётся равной шести полупе риодам тактового сигнала при UCIRTXPLx = 6 – 1 = 5.

При UCIRTXCLK = 0 длительность импульса tPULSE определяется частотой сигнала BRCLK и вычисляется из следующего выражения:

UCIRTXPLx = tPULSE 2 fBRCLK – 1.

В случае, когда длительность импульса определяется сигналом BRCLK, со держимое регистра предделителя UCBRx должно быть больше или равно 5.

Декодирование сигналов IrDA

При UCIRRXPL = 0 декодер осуществляет обнаружение положительных им пульсов, в противном случае — отрицательных. Установкой бита UCIRRXFE можно в дополнение к аналоговому помехоподавляющему фильтру включить программируемый цифровой фильтр. При установленном бите UCIRRXFE на вход декодера пропускаются только те импульсы, длительность которых больше заданной длины фильтра. Импульсы меньшей длительности игнорируются. Дли на фильтра UCIRRXFLx определяется из выражения:

UCIRRXFLx = (tPULSE – tWAKE) 2 fBRCLK – 4,

где: tPULSE — минимальная длительность принимаемых импульсов;

tWAKE — время выхода из режима пониженного энергопотребления. Оно рав но нулю, если ЦПУ находится в активном режиме.

15.3.6. Автоматическое обнаружение ошибок

Подавление импульсных помех позволяет предотвратить случайный запуск модуля USCI. Любые импульсы на выводе UCAxRXD, длительность которых меньше t (примерно 150 нс), будут игнорироваться. Точные значения параметра t приводятся в справочной документации на конкретные модели.

При появлении на выводе UCAxRXD сигнала НИЗКОГО уровня длитель ностью свыше t модуль USCI пытается определить наличие старт бита, исполь зуя мажорирование. Если по результатам мажорирования старт бит обнаружен не будет, то модуль USCI прекращает приём символа и снова переходит к ожиданию сигнала НИЗКОГО уровня на выводе UCAxRXD. Мажорирование также исполь зуется при чтении каждого бита слова.

При приёме символов модуль USCI автоматически обнаруживает ошибки кадра, ошибки чётности, ошибки переполнения, а также обрывы связи. Обнару жение тех или иных ошибок приводит к установке соответствующих битов UCFE, UCPE, UCOE и UCBRK. Одновременно с установкой любого из битов UCFE, UCPE или UCOE также устанавливается бит UCRXERR. Все ошибки приёма описаны в Табл. 15.1.

372 Глава 15. Универсальный последовательный коммуникационный интерфейс: режим UART

Таблица 15.1. Ошибки приёма

Если бит UCRXEIE = 0, то при обнаружении ошибки кадра или ошибки чёт ности принятый символ не загружается в регистр UCAxRXBUF. При UCRXEIE = 1 все принимаемые символы помещаются в регистр UCAxRXBUF независимо от наличия ошибок.

При установке любого из битов UCFE, UCPE, UCOE, UCBRK и UCRXERR он остаётся в этом состоянии до тех пор, пока не будет сброшен программно или в результате чтения регистра UCAxRXBUF. Бит UCOE должен сбрасываться только путём чтения регистра UCAxRXBUF, в противном случае этот бит не бу дет работать правильно. Для надёжного обнаружения переполнения рекоменду ется следующая последовательность действий. После приёма символа и установ ки флага UCAxRXIFG сначала выполняется чтение регистра UCAxSTAT для про верки флагов ошибок, включая флаг переполнения UCOE. Затем выполняется чтение регистра UCAxRXBUF. При этом будут сброшены все флаги ошибок, за исключением UCOE, если между операциями чтения регистров UCAxSTAT и UCAxRXBUF в последний было записано новое значение. Для обнаружения та кой ситуации необходимо проверять состояние флага UCOE после чтения регис тра UCAxRXBUF. Обратите внимание — флаг UCRXERR в данном случае не ус танавливается.

15.3.7. Разрешение приёма USCI

После включения модуля USCI сбросом бита UCSWRST приёмник готов к работе и находится в состоянии ожидания. Контроллер скорости передачи нахо дится в состоянии готовности, но не генерирует никаких тактовых сигналов, пос кольку задающий тактовый сигнал на него не поступает.

По спадающему фронту старт бита разрешается работа контроллера скорости передачи, а конечный автомат UART проверяет наличие корректного старт бита. При отсутствии корректного старт бита конечный автомат переходит в состояние ожидания, а контроллер скорости передачи снова выключается. В случае обнару жения корректного старт бита будет принят очередной символ данных.

15.3.Функционирование модуля USСI: режим UART 373

Врежиме многопроцессорного обмена idle line (UCMODEx = 01) конечный автомат UART после приёма символа контролирует наличие активности на ли нии. При обнаружении старт бита осуществляется приём очередного символа.

Впротивном случае после приёма 10 подряд идущих единичных битов устанавли вается флаг UCIDLE, конечный автомат UART переходит в состояние ожидания, а контроллер скорости передачи выключается.

Подавление импульсных помех при приёме

Подавление импульсных помех позволяет предотвратить случайный запуск модуля USCI. Любые импульсы на выводе UCAxRXD, длительность которых меньше t (примерно 150 нс), будут игнорироваться модулем, как показано на Рис. 15.8. Точные значения параметра t приводятся в справочной документации на конкретные модели.

URXDx

URXS

tτ

Рис. 15.8. Подавление импульсной помехи, приёмник USCI не запускается.

При появлении на выводе UCAxRXD импульса длительностью больше t , приёмник модуля USCI пытается определить наличие старт бита, используя ма жорирование, как показано на Рис. 15.9. Если старт бит обнаружен не будет, то модуль USCI прекращает приём символа.

Мажорирование

URXDx

URXS

tτ

Рис. 15.9. Подавление импульсной помехи, модуль USCI активирован.

15.3.8. Разрешение передачи USCI

После включения модуля USCI сбросом бита UCSWRST передатчик готов к работе и находится в состоянии ожидания. Контроллер скорости передачи нахо дится в состоянии готовности, но не генерирует никаких тактовых сигналов, пос кольку задающий тактовый сигнал на него не поступает.

374 Глава 15. Универсальный последовательный коммуникационный интерфейс: режим UART

Передача инициируется записью значения в регистр UCAxTXBUF. При этом включается контроллер скорости передачи, а содержимое регистра пересылается в сдвиговый регистр передачи по следующему после опустошения сдвигового ре гистра такту сигнала BITCLK. После того как регистр UCAxTXBUF будет готов к получению новых данных, устанавливается флаг UCAxTXIFG.

Процесс передачи осуществляется до тех пор, пока имеются данные, загружа емые в регистр UCAxTXBUF до завершения передачи предыдущего значения. Если к моменту завершения передачи очередного значения регистр UCAxTXBUF оказывается пустым, то передатчик возвращается в состояние ожидания, а конт роллер скорости передачи выключается.

15.3.9. Контроллер скорости передачи UART

Контроллер скорости передачи модуля USCI обеспечивает стандартные ско рости обмена при использовании опорных тактовых сигналов нестандартных частот. Контроллер может работать в двух режимах, определяемых битом UCOS16.

Низкочастотный режим

Низкочастотный режим выбирается при UCOS16 = 0. Этот режим позволяет осуществлять обмен при использовании низкочастотного задающего сигнала (скажем, со скоростью 9600 бод при использовании кварцевого резонатора часто той 32 768 Гц). Использование задающего сигнала низкой частоты уменьшает потребление модуля. Данный режим можно использовать и с сигналами более высокой частоты при задании более высоких коэффициентов деления преддели теля, однако при этом для мажорирования будет использоваться временное окно гораздо меньшего размера, что сведёт на нет все преимущества, предоставляемые указанным методом.

В низкочастотном режиме контроллер скорости передачи использует один предделитель и один модулятор для формирования сигнала битовой синхрониза ции. Такое сочетание позволяет получать дробные коэффициенты деления для обеспечения заданной скорости обмена. Максимальная скорость обмена в этом режиме составляет одну треть от частоты тактового сигнала UART BRCLK.

Временные диаграммы для одного бита приведены на Рис. 15.10. Значение каждого принятого бита определяется путём мажорирования. Выборки осущест вляются в периоды N/2 – 1/2, N/2 и N/2 + 1/2 сигнала BRCLK, где N — число пе риодов BRCLK, укладывающихся в один период BITCLK.

Модуляция определяется содержимым битов UCBRSx, как показано в Табл. 15.2. Значение 1 в таблице говорит о том, что m = 1 и соответствующий пе риод сигнала BITCLK на один период BRCLK больше, чем при m = 0. Модуляция циклически повторяется после 8 бит и перезапускается при появлении очередно го старт бита.

15.3. Функционирование модуля USСI: режим UART 375

Битовый интервал

m — соответствующий бит модуляции R — остаток от деления N/2

Рис. 15.10. Тактовый сигнал BITCLK при UCOS16 = 0.

Таблица 15.2. Модуляция BITCLK

Высокочастотный режим

Высокочастотный режим выбирается при UCOS16 = 1. Этот режим поддер живает выборку битового потока UART при использовании задающего тактового сигнала большей частоты. В результате выборка сигнала для мажорирования всегда производится с интервалом, равным 1/16 периода сигнала битовой синх ронизации. Кроме того, при включённых кодере и декодере IrDA этот режим об легчает формирование и приём импульсов стандарта IrDA длительностью 3/16 битового интервала.

В данном режиме используется один предделитель и один модулятор для ге нерации сигнала BITCLK16, частота которого в 16 раз больше частоты BITCLK. Дополнительные делитель и модулятор используются для формирования из BITCLK16 сигнала BITCLK. Такое сочетание позволяет получать дробные коэф фициенты деления сигналов BITCLK и BITCLK16 для обеспечения заданной скорости обмена. Максимальная скорость обмена в этом режиме составляет 1/16 от частоты тактового сигнала UART BRCLK. Если биты UCBRx = 0 или 1, то пер

376 Глава 15. Универсальный последовательный коммуникационный интерфейс: режим UART

вая секция модулятора/предделителя не используется и сигнал BRCLK иденти чен сигналу BITCLK16.

Модуляция сигнала BITCLK16 определяется содержимым битов UCBRFx, как показано в Табл. 15.3. Значение 1 в таблице говорит о том, что m = 1 и соот ветствующий период сигнала BITCLK16 на один период BRCLK больше, чем при m = 0. Модуляция перезапускается в начале каждого битового интервала.

Модуляция сигнала BITCLK определяется содержимым битов UCBRSx (Табл. 15.3), как было описано выше.

Таблица 15.3. Модуляция BITCLK16

15.3.10. Установка скорости обмена

Для данного тактового сигнала BRCLK используемая скорость обмена опре деляет требуемое значение коэффициента деления N:

N = fBRCLK .

Baud rate

Коэффициент деления N часто является дробным числом, поэтому для мак симально точного учёта значения N используется, как минимум, одна секция де лителя и модулятора.

Если N больше или равно 16, то можно использовать высокочастотный ре жим, установив бит UCOS16.

15.3. Функционирование модуля USСI: режим UART 377

Установки при использовании низкочастотного режима

В низкочастотном режиме целая часть коэффициента деления реализуется предделителем:

UCBRx = INT(N),

а дробная часть реализуется модулятором, установки которого определяются вы ражением:

UCBRSx = round((N – INT(N)) · 8).

Инкрементирование или декрементирование значения UCBRSx иногда поз воляет уменьшить максимальную частоту битовых ошибок для любого конкрет ного бита. Чтобы узнать, справедливо ли это в данном случае, необходимо опре делить величину ошибки для каждого бита при всех значениях UCBRSx.

Установки при использовании высокочастотного режима

В высокочастотном режиме установки пределителя определяются формулой:

UCBRx = INT(N/16),

а установки модулятора первой секции определяются выражением:

UCBRFx = round(((N/16) – INT(N/16)) · 16).

Если необходимо получить бkольшую точность, то можно дополнительно ис пользовать второй модулятор. Чтобы определить установки, обеспечивающие на именьшее значение максимальной частоты битовых ошибок, необходимо опре делить величину ошибки для всех значений UCBRSx из диапазона 0…7 при на чальных установках UCBRFx, а также при увеличенном и уменьшенном на 1 значениях UCBRFx.

15.3.11. Синхронизация при передаче

Синхронизация при передаче любого символа осуществляется отдельно для каждого бита. Использование модуляции позволяет уменьшить накопленную би товую ошибку. Значения битовых ошибок для отдельных битов можно вычислить по приведённым ниже формулам.

Синхронизация в низкочастотном режиме

В низкочастотном режиме время передачи i го бита Tbit,TX[i] определяется со держимым битов UCBRx и UCBRSx:

где mUCBRSx[i] — значение модуляции для i го бита из Табл. 15.2.

Синхронизация в высокочастотном режиме

В высокочастотном режиме время передачи i го бита Tbit,TX[i] определяется содержимым битов UCBRx, UCBRFx и UCBRSx:

378 Глава 15. Универсальный последовательный коммуникационный интерфейс: режим UART

15

где ∑m UCBRFx[j] — сумма единичных значений соответствующей строки Табл. 15.3;

j=0

mUCBRSx[i] — значение модуляции для i го бита из Табл. 15.2.

Время завершения передачи очередного бита tbit,TX[i] равно сумме всех преды дущих и текущего битовых интервалов:

i

t bit,TX[i] = ∑Tbit,TX[j] . j=0

Для определения величины битовой ошибки это время сравнивается с иде альным значением битового интервала tbit,ideal,TX[i]:

В конечном итоге ошибка, приведённая к величине идеального битового ин тервала (1/Baud rate), получается равной:

ErrorTX[i] = (tbit,TX[i] – tbit,ideal,TX[i])·Baud rate·100%.

15.3.12. Синхронизация при приёме

Существует два источника ошибок во время приёма. Первый источник — это побитовая ошибка, аналогичная ошибке битовой синхронизации при передаче. Второй источник ошибок — это задержка между появлением фронта старт бита и распознаванием этого фронта модулем USCI. На Рис. 15.11 показаны асинхрон ные ошибки синхронизации между сигналом на выводе UCAxRXD и внутренним тактовым сигналом, формируемым контроллером скорости передачи. Ошибка синхронизации tSYNC находится в пределах от –1/2 до +1/2 периода BRCLK неза висимо от выбранного режима работы контроллера скорости передачи.

Идеальным моментом выборки входного сигнала tbit,ideal,RX[i] является середи

Реальное же время выборки tbit,RX[i] равно сумме битовых интервалов для всех предыдущих битов (см. формулы предыдущего подраздела) плюс половина пери

ода BITCLK для текущего бита i, плюс ошибка синхронизации tSYNC.

Таким образом, для низкочастотного режима работы контроллера скорости передачи время выборки бита tbit,RX[i] определяется выражением:

mUCBRSx[i] — значение модуляции для i го бита из Табл. 15.2.

15.3. Функционирование модуля USСI: режим UART 379

Для высокочастотного режима работы время выборки бита tbit,RX[i] определя ется выражением:

7+m [i]

∑UCBRSx

m UCBRFx[j] — сумма единичных значений из столбцов 0…7 + mUCBRSx[i] соответствующей строки Табл. 15.3;

mUCBRSx[i] — значение модуляции для i го бита из Табл. 15.2.

В конечном итоге ошибка, приведённая к величине идеального битового ин тервала (1/Baud rate), получается равной:

ErrorRX[i] = (tbit,RX[i] – tbit,ideal,RX[i])·Baud rate·100%.

15.3.13. Типовые скорости обмена и величины ошибок

Установки битов UCBRx, UCBRSx и UCBRFx, необходимые для получения стандартных скоростей обмена при использовании тактового сигнала ACLK час тотой 32 768 Гц (от кварцевого резонатора) и тактового сигнала SCLK, имеющего типичные значения частоты, приведены в Табл. 15.4 и Табл. 15.5. Убедитесь, что частота выбранного источника BRCLK не превышает максимально допустимое значение частоты тактового сигнала для модуля USCI (см. справочную докумен тацию на конкретную модель).

380 Глава 15. Универсальный последовательный коммуникационный интерфейс: режим UART

Таблица 15.4. Установки и значения ошибок для типовых скоростей обмена, UCOS16 = 0