15. Ограничение времени предустановки. Ограничение времени удержания.

Ограничение времени предустановки

На Рис. 3.39 на временной диаграмме приведена только максимальная задержка в тракте обработке информации, которая обозначена синими стрелками.

Рис. 3.39 Максимальная задержка для ограничения времени предустановки

Для выполнения ограничения по времени предустановки регистра R2, сигнал D2 должен установиться не позднее, чем за время предустановки до фронта следующего тактового импульса. Таким образом, мы можем получить выражение для минимальной длительности периода синхросигнала:

задержка распространения сигнала триггером от фронта тактового сигнала до выхода

время предустановки

максимальное время от начала изменения входа до момента, когда все выходы достигнут установившихся значений (зависит от комбинационной логики)

Задержка распространения сигнала триггером от фронта тактового сигнала до выхода (Clock-to-Q) и время предустановки t_pcq и t_setup определены производителем. Следовательно, предыдущее неравенство следует преобразовать для определения максимальной задержки распространения комбинационной схемы, поскольку обычно именно это – единственный параметр, который может изменять проектировщик:

Это неравенство называется ограничением времени предустановки или ограничением максимальной задержки, поскольку оно зависит от времени предустановки и ограничивает максимальную задержку распространения в комбинационной логической схеме.

Слагаемое в скобках, t_pcq + t_setup, называется потерями на упорядочение (sequencing overhead).

Ограничение времени удержания

Регистр R2 на Рис. 3.38 (a) имеет также ограничение времени

удержания. Его вход, D2, не должен изменяться в течение некоторого времени t_hold после переднего фронта тактового импульса.

В соответствии с Рис. 3.40, D2 может измениться через t_ccq + t_cd после переднего фронта тактового импульса. Следовательно, можно записать:

Характеристики используемого в схеме триггера t_ccq и t_hold обычно находятся вне влияния разработчика схемы. После простых преобразований мы можем записать неравенство для минимальной задержки комбинационной логической схемы:

Это неравенство называется ограничением времени удержания или ограничением минимальной задержки, потому что оно ограничивает минимальную задержку комбинационной схемы.

16. Синхронизаторы.

Синхронизатор, как показано на Рис. 3.52, является устройством, на вход которого поступает асинхронный сигнал D и тактовый сигнал CLK. За ограниченное время он формирует выходной сигнал Q, который с очень высокой вероятностью имеет корректный логический уровень. Если вход D стабилен в течение апертурного времени, то выход Q должен принять значение входа. Если D изменяется в течение апертурного времени, то Q может принять значение 0 или 1, но не должен быть метастабильным.

На Рис. 3.53 показано, как из двух триггеров можно построить простой синхронизатор. Триггер F1 фиксирует значение входного сигнала D по переднему фронту тактового сигнала CLK. Если D изменяется в апертурное время, его выход D2 на некоторое время может стать метастабильным. Если период тактового сигнала достаточно велик, то с высокой вероятностью до конца периода D2 придет к корректному логическому уровню. Триггер F2 затем фиксирует D2, который теперь стабилен, и формирует корректный выходной сигнал.

Мы говорим о сбое синхронизатора, если его выход Q станет метастабильным. Это может произойти, если D2 не успеет прийти к корректному состоянию до начала времени предустановки триггера F2, то есть когда t_res > Tc – t_setup. Вероятность сбоя для одиночного изменения входа в произвольное время равна:

Вероятность сбоя, P(failure), есть вероятность того, что выход Q будет метастабильным после однократного изменения входа D. Если D изменяется один раз за секунду, то вероятность сбоя за одну секунду будет просто P(failure). Однако, если D изменяется N раз за секунду, то вероятность ошибки за секунду будет в N раз большей: