Сравнение d-защелки и d-триггера. Регистры.
Сравнение d-защелки и d-триггера
Когда , защелка «прозрачна», т.е. она пропускает данные D на выход Q, как если бы он являлся обычным буфером. То есть состояние D-защелки изменяется непрерывно, пока . В отличии от защёлки D-триггер синхронизируется положительным фронтом тактового сигнала. Почему так?
Всё дело во внутреннем устройстве. В D-триггере, когда master-защелка открыта, а slave – закрыта. Следовательно, значение со входа D проходит до линии N1.
Когда , master-защелка закрывается, а slave-защелка открывается. Значение с N1 проходит на выход Q, но N1 становится отрезанным от D.
В D-защелке нету второго блока, который зависит от ~CLK. Тактовый сигнал проходит через логическое И вместе с сигналом данных D.
Регистры
N-разрядный регистр – набор из N триггеров с общим тактовым сигналом. Таким образом, все биты регистра обновляются одновременно. Регистр является ключевым блоком при построении большинства последовательностных схем. На Рис. 3.9 показана схема и обозначение 4-разрядного регистра со входами D3:0 и выходами Q3:0. D3:0 и Q3:0 являются 4-разрядными шинами.
Рис. 3.9 4-разрядный регистр: (a) схема, (b) обозначение
Проектирование синхронных логических схем. Синхронизация.
В комбинационной логике нет циклических путей и нет зависимостей состояния выхода от времени прохождения сигнала. Если на входы комбинационной логической схемы поданы определенные сигналы, то ее выход спустя некоторое время всегда установится в определенное корректное состояние. Однако, в последовательностных схемах с циклическими путями может появиться нежелательная нестабильность или гонки.
Во избежание таких проблем разработчики разрывают циклические пути и добавляют в разрыв регистры. Это превращает схему в набор комбинационной логики и регистров. В регистрах содержится состояние системы, изменяющееся только по фронту тактового импульса. В этом случае говорят, что состояние синхронизировано с тактовым сигналом.
Правила построения синхронных последовательностных схем гласят, что схема является синхронной последовательностной схемой, если ее элементы удовлетворяют следующим условиям:
Каждый элемент схемы является либо регистром, либо комбинационной схемой.
Как минимум один элемент схемы является регистром.
Все регистры тактируются единственным тактовым сигналом.
В каждом циклическом пути присутствует как минимум один регистр.
Ограничение времени изменения входов.
После перехода тактового сигнала 0→1 (передний фронт) выходы схемы могут начать изменяться не ранее, чем через время tccq (задержка реакции, contamination delay clock-to-Q), и должны принять стационарное значение не позднее чем через время tpcq (задержка распространения propagation delay clock-to-Q). Эти величины представляют собой наименьшую и наибольшую задержки схемы, соответственно. Для того, чтобы фиксация была выполнена корректно, информационный вход (или входы) схемы должен быть стабильным в течение некоторого времени предустановки (setup time) tsetup перед передним фронтом тактового сигнала и не должны изменяться в течение времени удержания (hold time) thold после переднего фронта тактового сигнала. Сумма времен предустановки и удержания называется апертурным временем схемы, это общее время в окрестности тактового фронта, в течение которого информационный входной сигнал должен быть стабилен для его фиксации на выходе. Если невозможно выполнить это требование, может возникнуть метастабильное состояние (промежуточное между 0 и 1)
Рис. 3.37 Временная спецификация синхронной последовательностной схемы