34. Счетчики.

N-разрядный двоичный счетчик, который показан на Рис. 5.30, представляет собой последовательную арифметическую схему, которая имеет входы тактового сигнала, сброса и N-разрядный выход Q. Сигнал сброса инициализирует выходы нулевым значением. Выход счетчик последовательно принимает все 2N возможные значения N-разрядного двоичного числа, переход к следующему значению происходит по переднему фронту тактового импульса. На Рис. 5.31 показан N-разрядный счетчик, который состоит из сумматора и регистра, имеющего вход сброса. На каждом цикле счетчик добавляет 1 к величине, которая хранится в регистре.

Счетчик состоит из сумматора и регистра со сбросом. В каждом цикле счетчик добавляет 1 к значению, хранящемуся в регистре.

Старший разряд N-разрядного счетчика меняет свое значение через каждые 2N тактов. Следовательно, такой счетчик снижает частоту тактовых импульсов в 2N раз. Поэтому он называется счетчиком-делителем на 2N и применяется для снижения частоты импульсов

35. Сдвигающий регистр.

На Рис. 5.33 показан сдвигающий регистр, который имеет вход тактового сигнала, последовательный вход S_in, последовательный выход S_in и N параллельных выходов Q_N−1:0. По каждому переднему фронту тактового импульса в первый триггер регистра записывается новый бит со входа S_in а содержимое следующих триггеров сдвигается вперед. Последний бит регистра можно считать с выхода S_out. Сдвигающий регистр можно рассматривать как последовательно-параллельный преобразователь. На вход S_in поступают последовательные данные (по одному биту за раз). После N циклов последние N значений входного сигнала можно параллельно считать с выхода Q.

Как показано на Рис. 5.34, сдвигающий регистр может быть построен из N последовательно соединенных триггеров. Некоторые сдвигающие регистры имеют сигнал сброса для инициализации всех триггеров.

В параллельно-последовательный преобразователь параллельно загружается N бит, которые затем последовательно (по одному биты за раз) поступают на выход, Схемотехника параллельно-последовательного преобразователя и сдвигающего регистра подобны. Сдвигающий регистр можно модифицировать для выполнения как последовательно-параллельного, так и параллельно-последовательного преобразования, если к нему добавить параллельный вход D_N−1:0 и сигнал управления Load, как показано на Рис. 5.35. Когда вход Load активирован, во все триггеры параллельно загружаются данные со входа D. В противном случае сдвигающий регистр выполняет обычный сдвиг.

36. Маршруты проектирования цф в плис.

На основании исходных требований к фильтру проектировщик выбирает тип фильтра (рекурсивный или нерекурсивный), метод синтеза фильтра на системном уровне и определяет требования к АЧХ и ФЧХ. Например, для нерекурсивных фильтров низкой частоты (ФНЧ) наиболее распространенными требованиями к АЧХ являются: граничная частота полосы пропускания; неравномерность в полосе пропускания; начальная частота полосы заграждения; минимальное подавление в полосе заграждения

Требования к АЧХ фильтра в САПР системного уровня используются для расчета коэффициентов (отсчетов импульсной характеристики) ЦФ. Для этого применяются различные алгоритмы синтеза фильтров, особенности реализации которых, как правило, скрыты в программном обеспечении САПР системного уровня. Также в САПР системного уровня имеются возможности для квантования коэффициентов фильтра, т.е. перехода от представления в формате с плавающей точкой к формату с фиксированной точкой.

Синтез описания фильтра на уровне регистровых передач - может решаться различными способами. Разработчики многих современных САПР системного уровня дополняют свои системы модулями генерации HDL описания цифровых фильтров, позволяющими автоматизировать проектирование фильтра на уровне регистровых передач (левый рис). В качестве примера можно привести систему Matlab. При этом для всех систем характерна независимость сгенерированного HDL описания цифрового фильтра от конкретной архитектуры ПЛИС, а, следовательно, невысокая оптимальность полученной реализации. Другим популярным подходом является использование IP ядер (правый рис). IP ядра – это готовые компоненты, позволяющие легко включать их в собственный проект для создания более сложной системы. При использовании IP ядер проектировщик задает квантованные коэффициенты фильтра, выбирает структуру и степень параллелизма аппаратной реализации фильтра. Существующие IP ядра ЦФ позволяют генерировать HDL описание фильтра, оптимизированное для конкретной аппаратной архитектуры. Преимуществом использования IP ядер перед модулями генерации HDL описания, встроенными в САПР системного уровня, является существенно более высокая степень оптимальности использования логических и трассировочных ресурсов ПЛИС.

На этапе логического синтеза осуществляется преобразование HDL описания ЦФ в список цепей, а также оптимизация списка цепей для конкретной микросхемы ПЛИС. Для маршрута проектирования (на левом рисунке) настройки логического синтеза будут сильно влиять на оптимальность реализации, что объясняется архитектурной независимостью входного HDL описания. Для маршрута на (правом рисунке) – влияние минимально, т.к. основная оптимизация HDL описания фильтра выполняется IP ядром.

Этапы размещения и трассировки цифрового фильтра в микросхеме ПЛИС, как правило, выполняются в САПР ПЛИС в автоматическом режиме. Вмешательство пользователя на данных

этапах минимально и сводится к формированию необходимых требований и ограничений.

Основные недостатки существующих маршрутов проектирования цифровых фильтров в ПЛИС:

- на этапе синтеза фильтра на системном уровне не учитываются особенности архитектуры

микросхем ПЛИС, в которых предполагается реализация фильтра;

- на этапе синтеза описания фильтра на уровне регистровых передач не учитываются исходные требования к АЧХ фильтра;

- критерии оптимизации фильтра на системном уровне не привязаны к характеристикам

аппаратной реализации фильтра в ПЛИС