Проектирование ких фильтров с учетом архитектурных особенностей плис.
Построение фильтра на 4 отвода в базисе сигнальных цифровых процессоров
На рис. 1 показаны структуры фильтров, характерные для реализации в базисе сигнальных цифровых процессоров, а на рис. 2 — структуры фильтров, характерные для реализации в базисе ПЛИС.
Параллельная структура
На рис. 3а представлен 2-разрядный векторный умножитель с использованием двух идентичных таблиц перекодировки LUT1 и LUT2 для формирования частичных произведений P1(n) и P2(n), которые необходимо сложить с учетом их веса. Каждая LUT образована из четырех LUT логических элементов (ЛЭ) ПЛИС. Результат вычисления P2(n) необходимо сдвинуть на один разряд влево. Такой умножитель может быть использован для структуры фильтра 4 отвода 2 бита, при 2-разрядном представлении коэффициентов.
Рис.
1.
Фильтры на четыре отвода для реализации
в базисе цифровых сигнальных процессоров:
а)
параллельный;
б) последовательный
Рис. 2. Обобщенное представление структур КИХ-фильтров: а) параллельных; б) последовательных
Рис. 3. Параллельный векторный умножитель четырех 2-разрядных сигналов на четыре 2-разрядные константы с использованием LUT ЛЭ в ПЛИС серии FLEX.
Параллельные КИХ-фильтры, реализованные в базисе ПЛИС, обладая наивысшим быстродействием, позволяют получать результат фильтрации, например, для КИХ-фильтра со структурой 120 отводов 12 бит, уже после первого синхроимпульса, последовательные — через 12, а фильтр в базисе ЦОС-процессоров — через 120 синхроимпульсов.
В случае последовательной структуры (рис. 2б) применяется одна-единственная LUT для вычисления частичных произведений (рис. 7). Такой фильтр обрабатывает только один разряд входного сигнала в течение такта. Поcледовательно вычисляемые частичные произведения накапливаются в масштабирующем аккумуляторе. После N для несимметричного и N+1 тактов синхроимпульсов для симметричного фильтра на выходе появляется результат, где N — разрядность входного сигнала, подлежащего фильтрации. Для обеспечения правильной работы фильтра требуется управляющий автомат.
Производительность фильтра определяется как fclk/N для несимметричного и как fclk/N +1 для симметричного. Основной узел - DSP блоки (умножение, сложение, задержка). Фильтру еще нужна память для хранения коэффициентов.
Выводы:
Последовательная распределенная арифметика снижает объем задействованных ресурсов ПЛИС, но ухудшает быстродействие и производительность фильтров. И наоборот, параллельная арифметика позволяет повысить быстродействие, но нуждается в большем количестве задействованных ресурсов.
Основные блоки в архитектуре плис Xilinx 7-ой серии.
ПЛИС состоит из прямоугольной матрицы конфигурируемых логических блоков (CLB), блоков ввода-вывода (IOB) и дополнительных блоков. Между CLB располагаются программируемые трассировочные линии. Между матрицей CLB и блоками ввода-вывода имеются отдельные межсоединения, которые и обеспечивают подключение. ПЛИС также содержат блоки памяти (BRAM), секции цифровой обработки сигналов (DSP) и в отдельных случаях - аналого- цифровые и цифроаналоговые преобразователи.
Slice - часть конфигурируемого блока ПЛИС, содержащая несколько LUT и FF (Flip-Flop). В состав секций SLICEL входит логика ускоренного переноса и мультиплексоры, предназначенные для расширения функциональных возможностей конфигурируемых логических блоков CLB. В секциях типа SLICEM, кроме логики ускоренного переноса и мультиплексоров расширения количества аргументов выполняемых функций, применяются таблицы преобразования. Основной элемент для реализации логических функций ЛОГИЧЕСКИЙ ГЕНЕРАТОР 6LUT, реализует любую функцию с не более чем 6 операндами. DSP-блоки для ЦОС.
