6.7. Содержание отчета
1. Цель работы.
2. Принципиальные схемы исследуемых сумматоров, таблицы истинности и временные диаграммы.
3. Результаты домашних расчетов и численных проверок всех операций, выполненных на лабораторном стенде.
4. Опираясь на результаты выполнения работы, предложите алгоритм умножения чисел.
5. Выводы.
6.8. Контрольные вопросы
1. Какие факторы определяют быстродействие арифметического сумматора?
2. В силу каких причин в аналитических сумматорах используется счетный триггер?
3. Почему для реализации операции вычитания целесообразно использовать дополнительный код?
4. Каким образом можно повысить быстродействие комбинационно-логического сумматора при условии хранения исходных чисел в регистрах?
5. Какие вспомогательные устройства необходимо использовать при реализации мультипликативных операций на базе арифметических сумматоров?
7. Исследование основных комбинационных устройств мп
7.1. Цель работы
Исследование основных вспомогательных узлов микропроцессоров и микроконтроллеров – шифраторов, дешифраторов, распределителей сигналов, мультиплексоров и демультиплексоров.
7.2. Дешифраторы
Дешифратор предназначен для преобразования двоичного кода в напряжение логического уровня, появляющееся на том выходе, десятичный номер которого соответствует двоичному коду.
Рассматриваемое устройство представляет собой совокупность схем совпадения, формирующих управляющий сигнал на соответствующем одном выходе или на нескольких выходах сразу. В зависимости от разрядности дешифрируемого кода и функциональных возможностей интегральных схем дешифратор может быть выполнен на основе одноступенчатой (или линейной) и многоступенчатой схем дешифрации. Многоступенчатые дешифраторы подразделяются на прямоугольные (матричные) и пирамидальные.
Дешифраторы широко используются в устройствах управления, где они в соответствии с поступающим кодом образуют на выходах комбинацию управляющих сигналов для других блоков системы, а также для вывода информации на различные световые табло. В ряде случаев дешифратор преобразует двоичный код в семисегментный для управления семисегментным индикатором.
Соответствие между входными и выходными сигналами дешифраторов двоичного кода в шестнадцатеричный и семисегментный приведено в табл. 7.1.
Дешифратор реализует на выходах минтермы входных переменных или инверсии минтермов - макстермы. Каждому набору переменных ставится в соответствие минтерм (конституента единицы) - конъюнкция (произведение) всех переменных, которые входят в прямом виде, если значение данной переменной в наборе равно "1", либо в инверсном виде, если значение переменной равно "0". Если на выходах дешифратора образуется полный набор минтермов (макстермов) входных переменных, то такой дешифратор называется полным, в противном случае - неполным. Логическое выражение для i-й выходной функции полного дешифратора имеет вид
,
где m, M - соответствующие минтерм и макстерм, n - разрядность кода.
Таблица 7.1
|
Двоичный код |
Двоично-десятичный код |
|
Cемисегментный код |
|||||||||||||
A10 |
X3 |
X2 |
X1 |
X0 |
X3 |
X2 |
X1 |
X0 |
|
H |
G |
F |
E |
D |
C |
B |
A |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
1 |
1 |
1 |
1 |
1 |
1 |
1 |
0 |
0 |
1 |
2 |
0 |
0 |
1 |
0 |
0 |
0 |
1 |
0 |
2 |
1 |
0 |
1 |
0 |
0 |
1 |
0 |
0 |
3 |
0 |
0 |
1 |
1 |
0 |
0 |
1 |
1 |
3 |
1 |
0 |
1 |
1 |
0 |
0 |
0 |
0 |
4 |
0 |
1 |
0 |
0- |
0 |
1 |
0 |
0 |
4 |
1 |
0 |
0 |
1 |
1 |
0 |
0 |
1 |
5 |
0 |
1 |
0 |
1 |
0 |
1 |
0 |
1 |
5 |
1 |
0 |
0 |
1 |
0 |
0 |
1 |
0 |
6 |
0 |
1 |
1 |
0 |
0 |
1 |
1 |
0 |
6 |
1 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
7 |
0 |
1 |
1 |
1 |
0 |
1 |
1 |
1 |
7 |
1 |
1 |
1 |
1 |
1 |
0 |
0 |
0 |
8 |
1 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
8 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
9 |
1 |
0 |
0 |
1 |
1 |
0 |
0 |
1 |
9 |
1 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
10 |
1 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
A |
1 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
11 |
1 |
0 |
1 |
1 |
0 |
0 |
0 |
1 |
B |
1 |
0 |
0 |
0 |
0 |
0 |
1 |
1 |
12 |
1 |
1 |
0 |
0 |
0 |
0 |
1 |
0 |
C |
1 |
1 |
0 |
0 |
0 |
1 |
1 |
0 |
13 |
1 |
1 |
0 |
1 |
0 |
0 |
1 |
1 |
D |
1 |
0 |
1 |
0 |
0 |
0 |
0 |
1 |
14 |
1 |
1 |
1 |
0 |
0 |
1 |
0 |
0 |
E |
1 |
0 |
0 |
0 |
0 |
1 |
1 |
0 |
15 |
1 |
1 |
1 |
1 |
0 |
1 |
0 |
1 |
F |
1 |
0 |
0 |
0 |
1 |
1 |
1 |
0 |
Рассмотрим построение принципиальной схемы дешифратора, предназначенного для преобразования двухразрядного кода (X0, X1) в четыре логических сигнала (Y0, Y1, Y2, Y3) (табл. 7.2)
Таблица 7.2
Входные переменные |
Выходные переменные |
||||
X1 |
X0 |
Y3 |
Y2 |
Y1 |
Y0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
1 |
0 |
0 |
1 |
0 |
1 |
0 |
0 |
1 |
0 |
0 |
1 |
1 |
1 |
0 |
0 |
0 |
Используя СДНФ, получим:
(7.1)
Для неполных дешифраторов имеются безразличные наборы входных переменных, которые можно использовать при минимизации выходных функций.