2.5.2 Структурна схема контролера к580 вт 57.

Програмований контролер ПДП К 580 ВТ 57 являє собою 4-х канальний програмований пристрій, який дозволяє здійснити двонаправлений обмін масивами даних, обсягом до 16 Кбайт, між ОЗП та будь-яким із 4-х ЗП без участі МП. При одночасному надходженні запитів від ЗП програмована логіка контролера дозволяє вибрати найвищий по пріоритету канал ПДП. Початок режиму обміну по каналу ПДП ініціюється подачею сигналу запиту на захват HOLD на відповідний вхід МП. Після отримання контролером сигналу підтвердження захвату HLDA він бере на себе функції керування ШУ та системною ША.

Структурна схема контролера наведена на мал. 2.13 і включає в себе чотири канали ПДП (К0¸К3) кожний з яких складається з двох 16-ти розрядних регістрів: регістра адреси (РА) ПДП та регістра кінця рахунку (РКР).

В процесі виконання програми ініціалізації (або початкового встановлення) до РА повинна бути записана початкова адреса пам’яті, до якої буде звертатися ЗП по каналу ПДП. До молодших 14-ти розрядів (ДФ0¸Д13) регістра кінця рахунку (РКР) записується число, на одиницю менше довжини передаваємого масиву даних, тобто N-1, де N – число елементів масиву даних. Старші два розряди РКР (Д14¸Д15) використовуються для завдання режиму роботи каналу ПДП. Вміст регістра адреси (РА) автоматично збільшується, а вміст РКР зменшується на одиницю. Таким чином, якщо N – довжина передаваємого масиву, то при передачі N-1 елемента даних по каналу ПДП в РКР буде нуль. Старші два розряди даних РКР в процесі обміну даними не змінюються, а їх вміст змінюється тільки при початковому встановленні контролера, яке здійснюється між циклами обміну даними по каналах ПДП.

Основні входи/виходи контролера мають таке призначення:

DRQ 0¸DRQ 3 – входи запитів на ПДП по відповідному каналу (К0¸К3), коли логічний рівень “1” свідчить про готовність ЗП до обміну даними.

D0¸D7 – двонаправлена ШД, по якій здійснюється обмін інформацією між МП і контролером при запису до останнього слів ініціалізації, читанні вмісту його внутрішніх програмно-доступних регістрів. Крім цього по ШД у циклі ПДП виводяться старші вісім розрядів А15-А8 адреси пам’яті, але в самому обміні даними ШД не приймає участі.

А0¸А3(вх/вих) – молодші розряди двонаправленої ША, які використовуються як входи при запис слів ініціалізації і читанні вмісту внутрішніх регістрів. При роботі в циклі ПДП ними виводяться молодші чотири розряди адреси пам’яті.

А7¸А4 (вих) – однонаправлена ША з трьома станами, по якій виводяться розряди А7¸А4 адреси пам’яті.

(вх/вих) – двонаправлений керуючий вхід/вихід, який використовується як вхід для отримання відповідного сигналу від ШУ МПС при читанні вмісту внутрішніх регістрів контролера.

Мал. 2.12. Структурна схема контролера ПДП.

де: БШД – буфер шини даних;

Сх. К. Вв/Вив – схема керування вводом/виводом;

ПК і РР – пристрій керування і регістр режиму;

Сх. К.П – схема керування приорітетами.

При роботі в циклі ПДП він служить для видачі сигналу, що дозволяє зчитування даних із ЗП до пам’яті.

(вх/вих) – функціонально подібний до , але призначений для керування записом до внутрішніх регістрів при ініціалізації контролера і передачею даних з пам’яті до ЗП в циклі ПДП.

, (вих) – виходи, які призначені для формування сигналів керування читанням та записом даних до пам’яті в циклі ПДП відповідно.

HRQ(вих), HLDA(вх) – вихідний сигнал запиту на захоплення контролером системних шин і вхід для прийому від МП сигналу дозволу на ці дії відповідно.

DACK 0¸DACK 3 (вих) – вихідні сигнали контролера, які підтверджують вибір того чи іншого ЗП в поточному циклі ПДП.

READY(вх) – керуючий вхід, який використовується для часового узгодження при роботі з повільно працюючим ЗП. Нульовий рівень цього сигналу переводить контролер у стан очікування.

AEN(вих) – сигнал дозволу адреси, по якому всі системні шини МПС відключаються від МП і дозволяється запис старшої півадреси ПДП до зовнішнього буфера адреси (БА). Крім цього цим сигналом відключається схема вибору ЗП.

AD STB(вих) – строб адреси, по якому вісім старших розрядів А15-А7 ПДП записується до БА.

MARK (вих) – сигнал, одиничний рівень якого вказує, що поточний цикл ПДП є 128-м при передачі масиву даних, так званий маркер 128-го циклу.

ТС (вих) – сигнал, одиничний рівень якого вказує ЗП, що поточний цикл обміну ПДП є останнім при передачі масиву даних, так званий кінець рахунку.

CKL (вх) – вхід синхросигналів F2.

(вх) – сигнал вибору контролера, коли логічний рівень “0” формується зовнішнім дешифратором адреси (ДША) по значенню розрядів А4¸А15 ША МПС. Цей вхід автоматично відключається при роботі контролера у циклі ПДП.

RESET(вх) – сигнал початкового встановлення контролера, коли логічний рівень “1” обнуляє всі програмно-доступні регістри, що в свою чергу відключає всі канали ПДП К0¸К3.