2.6. Порты ввода/вывода

Порты ввода/вывода являются необходимой частью интерфейса и служат для обеспечения обмена информацией между процессором микроЭВМ и УВВ.

2.6.1. Порт ввода/вывода к1810ир82

В качестве портов ввода/вывода для организации синхронного обмена данными могут использоваться микросхемы К1810ИР82 или КР580ИР82 (ИР82) идентичные друг другу. Их условное графическое обозначение на электрических схемах и структура приведены на рис. 2.11.

Функциональное назначение внешних сигналов портов ИР82 имеет следующий смысл:

D7D0  входы данных;

Q7Q0  выходы данных;

STB  вход сигнала записи;

 вход разрешения выхода.

Основу регистра ИР82 составляют восемь однотактных D-триггеров-защелок. При STB = 1 осуществляется запись данных с входов D в регистр независимо от состояния входа OE. При переходе сигнала STB в состояние 0 информация в регистре фиксируется и сохраняется в нем, пока STB = 0.

Рис. 2.11. Порт ввода/вывода ИР82:

а) условное графическое обозначение; б) структура

При = 0 выходные буферы порта активны, и данные из регистра поступают на выход. При = 1 все выходы порта находятся в высокоимпедансном состоянии.

Выходы порта ИР82 имеют допустимый ток нагрузки в состоянии логического 0, равный 32 мA.

2.6.2. Порт ввода/вывода к589ир12

Универсальный порт ввода/вывода К589ИР12 (ИР12) предназначен для реализации синхронного и асинхронного обмена данными с УВВ, а также обмена по прерыванию. Его условное графическое обозначение на электрических схемах и структура приведены на рис. 2.12.

Функциональное назначение внешних сигналов порта ИР12 имеет следующий смысл:

D7D0  входы данных;

Q7Q0  выходы данных;

STB  вход сигнала записи;

MD  вход выбора режима;

, CS2  входы выборки кристалла;

INT  выход флагового триггера.

Основу регистра ИР12 составляют восемь однотактных D-триггеров-защелок, флаговый триггер F и схема управления режимами. В зависимости от уровня сигнала на входе выбора режима MD регистр может использоваться как порт ввода или как порт вывода.

Рис. 2.12. Порт ввода/вывода ИР12:

а) условное графическое изображение; б) структура

При MD = 0 регистр является портом ввода. В этом случае выходы Q порта находятся в высокоимпедансном состоянии. Запись данных с входов D в регистр осуществляется сигналом STB = 1. Одновременно с записью данных по срезу сигнала STB переключается флаговый триггер, и на выходе INT формируется активный нулевой уровень, свидетельствующий о готовности порта к обмену. Считывание данных из порта осуществляется при обращении к нему со стороны процессора по входам , CS2. При этом на , как правило, подается адресный сигнал, а на CS2  сигнал ввода IOR. При = 0 и CS2 = 1 выходные буферы порта активируются, и данные поступают на выходы Q. Одновременно сбрасывается в исходное состояние флаговый триггер, но активный уровень на выходе INT поддерживается до окончания обращения. После окончания обращения выходы Q регистра возвращаются в высокоимпедансное состояние, а выход INT  в пассивное единичное состояние, что свидетельствует о неготовности внешнего устройства к обмену.

При MD = 1 регистр является портом вывода. В этом случае выходы Q порта постоянно находятся в активном состоянии, и данные из регистра поступают на УВВ. Запись данных в порт осуществляется при обращении к нему со стороны процессора по входам , CS2. При этом на , как правило, подается адресный сигнал, а на CS2  сигнал вывода IOW. При = 0, CS2 = 1 одновременно с записью данных сбрасывается в исходное состояние флаговый триггер, и после окончания обращения на выходе INT формируется пассивный единичный уровень, свидетельствующий о неготовности внешнего устройства к обмену. При асинхронном обмене данными УВВ после использования информации из порта должно выдать сигнал на вход STB. Этим сигналом переключается флаговый триггер, и на выходе INT появляется активный нулевой уровень, свидетельствующий о готовности порта к обмену данными.

При обмене по прерыванию сигнал INT используется в качестве запроса прерывания. При = 0 все триггеры данных сбрасываются в нулевое состояние, а флаговый триггер  в исходное пассивное состояние.

Выходы порта ИР12 имеют допустимый ток нагрузки в состоянии логического 0 равный 15 мA.