- •1 Способ
- •2 Способ
- •1.1.Представление числа в прямом коде
- •1.1.1.Примеры
- •1.2.Применение прямого кода
- •1.3.Двоичный пример
- •1.4.Представление числа в дополнительном коде
- •1.5.Преобразование дополнительного кода
- •1.5.1.Преимущества
- •1.5.2.Недостатки
- •1.6.[Править] Пример нахождения сднф
- •1.3 Алгоритм перехода от таблицы истинности
- •1.7.[Править] Пример нахождения скнф
- •Метод Карно (диаграммы Вейча)
- •1.8.Первый этап (получение сокращённой формы)
- •1.9.Второй этап (получение минимальной формы)
- •1.9.1.Импликантная матрица
- •1.10.Использование метода для получения минимальной кнф
- •1.10.1.Rs-триггер асинхронный
- •1.11.1. Jk-триггер
- •1.12.Типы регистров
- •1.12.1.Параллельные регистры
- •1.13.Двоичный полусумматор
- •1.14.Троичный полусумматор
1.13.Двоичный полусумматор
Двоичный полусумматор
Представляет собой объединение двух бинарных (двухоперандных) двоичных логических функций: сумма по модулю два - S и разряд переноса при двоичном сложении - C.
1.14.Троичный полусумматор
Троичный полусумматор представляет собой объединение двух троичных бинарных логических функций - «сложение по модулю 3» и «разряд переноса при троичном сложении». Так как существуют две троичных системы счисления - несимметричная, в которой в разряде переноса не бывает значения больше "1" и симметричная (Фибоначчи), в которой в разряде переноса возможны все три состояния трита, и, как минимум, три физических реализации троичных систем - трёхуровневая однопроводная, двухуровневая двухпроводная (BCT) и двухуровневая трёхбитная одноединичная, то и троичных полусумматоров может быть большое множество.
№42. Описать принципы построения, устройство и работу одноразрядного двоичного сумматора.
Полный двоичный одноразрядный сумматор изображается на схемах как показано на рисунке 9.
Рисунок 9 Изображение полного двоичного одноразрядного сумматора на схемах.
Для того чтобы получить многоразрядный сумматор, достаточно соединить входы и выходы переносов соответствующих двоичных разрядов. Схема соединения одноразрядных сумматоров для реализации четырехразрядного сумматора приведена на рисунке 10.
Рисунок 10. Принципиальная схема многоразрядного двоичного сумматора.