Энциклопедия PC

276 Глава6. Электроннаяпамять

выполнен предварительный заряд всех банков, после чего запрограммирован регистр режима. Параметр CL (CAS Latency) выбирают исходя из спецификации микросхем и тактовой частоты так, чтобы задержка, обусловленная CL, была бы минимальной, но не меньше ТСАС. В DDK SDRAM возможны и дробные значения CL, так что настройка может быть более тонкой. В DDR SDRAM из-за необходимости настройки DLL программирование сложнее.

Команда I Readl I NOP I I NOP I I MOP I I NOP

cLK#DCIXZX=3aCZ)CI)C=)C=)CZ)C=)C

Команда "~K Write Щ NOP Г1 NOP Q NOP fTNOPYT"

DQS —————

DQ

DQM.

Рис. 6.11. ВременныедиаграммыпакетныхцикловDDR SDRAM: а— чтение, CL = 2, длина пакета4; 6— запись, длинапакета4, данныеD1 незаписываются

По причине существенного отличия интерфейса от традиционной асинхронной памяти микросхемы SDRAM не могут быть установлены в модули SIMM, они применяются в DIMM или устанавливаются прямо на системную (или графическую) плату. Интерфейс DDR SDRAM сильно отличается и от обычных SDRAM. Возможность использования этих типов памяти определяется чипсе-том системной платы. Память SDRAM в конце 90-х годов стала самой распространенной, поддержка DDR SDRAM появилась лишь сравнительно недавно.

6.2.5. ПамятьRambus DRAM

Память RDRAM (Rambus DRAM) имеет синхронный интерфейс, существенным образом отличающийся от традиционного синхронного интерфейса. Запоминающее ядро этой памяти построено на все тех же КМОП-ячейках динамической памяти, но пути повышения производительности интерфейса совершенно иные. Первые микросхемы RDRAM применялись в некоторых моделях видеокарт и игровых приставок. Их интерфейс — Rambus Channel — имел разрядность шины данных в 1 байт, но, работая на частоте 250-300 МГц, обеспечивал производи-

6.2. Динамическаяпамять 277

тельность 500-600 Мбайт/с. Его сменил CRDRAM (Concurrent RDRAM) с частотами 300-350 МГц и производительностью 600-700 Мбайт/с. Дальнейшим развитием интерфейса стал фирменный (Rambus) стандарт DRDRAM (Direct Rambus DRAM),

обеспечивающий производительность до 1600 Мбайт/с на двухбайтной шине данных при частоте 400 МГц. Стандарт RDRAM (точнее, DRDRAM, но для краткости первую букву опустили) поддержан множеством производителей микросхем и модулей памяти; как и DDR SDRAM, он претендует на роль основного высокопроизводительного стандарта для памяти компьютеров любого размера. Подсистема памяти (ОЗУ) RDRAM состоит из контроллера памяти, канала и собственно микросхем памяти. По сравнению с DDR SDRAM при той же производительности RDRAM имеет более компактный интерфейс и большую масштабируемость. Разрядность ОЗУ RDRAM (16 байт) не зависит от числа установленных микросхем, а число банков, доступных контроллеру, и объем памяти суммируются по всем микросхемам канала. При этом в канале могут присутствовать микросхемы разной емкости в любыхсочетаниях.

Запоминающее ядро микросхем имеет многобанковую организацию — 64-ме- габитные микросхемы имеют 8 банков, 256-мегабитные — 32 банка. Каждый банк имеет свои усилители считывания, благодаря чему в микросхеме может быть активировано несколько банков. Для сокращения числа усилителей применяют и их разделяемое использование парой смежных байт, что накладывает ограничения на их совместную активацию (до активации банка его смежник должен быть заряжен). Разрядность ядра 16 байт — 128 или 144 (с контрольными разрядами) бит. Ядро работает на 1/8 частоты канала, взаимодействие с ядром осуществляется по внутренним сигналам RAS и CAS. В современных RDRAM применяются ячейки памяти свременем доступа 40-53 не.

Канал RDRAM (Rambus Channel) представляет собой последовательно-парал- лельную шину. Такой подход позволил ограничить количество линийинтерфейса, что позволяет упорядочить разводку проводников ради повышения частоты передачи сигналов. Небольшое количество сигналов обеспечивает возможность при не очень высокой цене применить сверхбыстродействующие интерфейсные схемы. Тактовая частота канала — до 400 МГц, стробирование информации осуществляется по обоим фронтам синхросигнала. Таким образом, пропускная способность одной линии составляет 800 Мбит/с. Канал состоит из 30 основных линий с интерфейсом RSL (Rambus System Logic) и 4 вспомогательных линий КМОП, используемых для инициализации микросхем. Стандарт требует соблюдения топологических правил, структура подсистемы памяти приведена на рис. 6.12. Все основные интерфейсные линии, кроме линий синхронизации, начинаются от интерфейсной микросхемы контроллера памяти и заканчиваются терминаторами на противоположном конце канала. Терминаторы не позволяют сигналам отражаться от конца канала. Микросхемы памяти подключаются к каналу без Т-образных ответвлений проводников, что облегчается их упаковкой в корпуса BGA. Интерфейсные линии должны идти строго параллельно друг другу с тем, чтобы задержки распространения сигналов по разным линиям совпадали. На канале может быть установлено до 32 микросхем, все микросхемы соединяются параллельно. Для того чтобы контроллер мог адресоваться к определенной микросхеме, каждой из них назначаетсясвойуникальныйадресDEVID. Нумерациямикро-

6 . 2 . Динамическаяпамять 279

Таким образом приемник контроллера принимает сигнал полной амплитуды. Отраженный от контроллера сигнал дойдет до терминатора и поглотится им. По пути он никому не помешает, поскольку сигнал, передаваемый микросхемой памяти, «интересен» только контроллеру. Контроллер генерирует сигналы полной амплитуды, и по пути к терминаторам они в таком виде пройдут по всем микросхемам памяти. Сигнал синхронизации передается в дифференциальной форме по линиям СТМ, CTMN к контроллеру и по линиям CFM, CFMN от него. Дифференциальная форма снижает погрешность стробирования, вызванную смещением уровней сигналов.

Канал разделен на три независимые шины: 3-битная шина строк ROW[2:0], 5- битная шина колонок COL[4:0] и двухбайтная ( 2 x 9 бит) шина данных DQA[8:0] и DQB[8:0]. Дополнительный бит байта данных (имеется не у всех микросхем RDRAM) может использоваться для контроля достоверности. По каждой шине информация передается пакетами, занимающими 4 такта (8 интервалов) синхронизации (10 не). Пакет содержит 8 элементов; пакет строк имеет емкость 24 бит, колонок — 40 бит и данных — 16 байт по 8 или 9 бит.

Высокая производительность шины управления (строк и колонок) позволяет отказаться от пакетных (в терминологии BEDO и SDRAM) передач и упростить протокол шины. Память может одновременно обслуживать до четырех транзакций на полной скорости передачи данных.

Транзакции чтения приведены на рис. 6.13, по виду они аналогичны транзакциям SDRAM с тем лишь отличием, что за время одного такта (SDRAM) передается пакет. Пакет ROW для второй транзакции пропущен, поскольку страницу оставили открытой. Транзакция чтения со стороны контроллера представляет собой петлю: он посылает пакеты ROWA и COLC, которые за некоторое время достигают целевой микросхемы и ею обрабатываются за время ТСдсДалее микросхема отвечает пакетом данных, которому для достижения контроллера также требуется некоторое время. Пакетам для путешествий к дальним микросхемам и от них требуется больше времени, чем для путешествий к ближним, и эта разница оказывается большей, чем длительность периода синхронизации. Для того чтобы контроллер получал ответ на транзакцию чтения от любой микросхемы через одно и то же число тактов, у микросхем памяти устанавливают разную задержку данных относительно пакетов COLC. Группы соседних микросхем, у которых программируется одинаковая задержка, называют доменами синхронизации. В канале может быть несколько доменов синхронизации.

ROW[2:0] —

СОЦ4:0]

DATA[15:0]

• Г. А Г."" 20нс

Рис. 6.13. Транзакциичтения

280 Глава 6. Электроннаяпамять

Транзакции записи (рис. 6.14) являются однонаправленными, и для них таких проблем синхронизации не возникает. В отличие от стандартных микросхем DRAM и SDRAM, где данные для записи передаются одновременно с адресом колонки, в RDRAM данные задерживают относительно пакета COLC на TCWD (несколько тактов). Эта задержка соответствует задержке между пакетами COLC и данными при чтении (на стороне контроллера). Задержка записи позволяет сократить вынужденные простои шины данных при переключении с записи на чтение (в SDRAM они равны CAS Latency и длятся 2-3 такта по 10 не). Контроллер может посылать данные для записи уже в такте, следующим за последними данными предыдущей транзакции чтения. Однако если за записью следует чтение, то на шине данных будет вынужденная пауза в 1-5 тактов, в зависимости от длины канала. За это время последние данные записи дойдут от контроллера до самой дальней микросхемы памяти.

ROW[2:0] -

COL[4:0]

DATA[15:0]

Рис. 6.14. Транзакциизаписи

В микросхемах RDRAM применяется механизм отложенной, или буферированной записи. Данные для записи (принятый пакет D) сначала помещаются в буфер, из которого они выгружаются в усилители считывания-записи (sens amp) несколько позже по явной команде выгрузки (retire) или автоматически. Буфер записи хранит сами данные, а также номер банка и адрес столбца (но не строки). Буферизация записи позволяет контроллеру посылать команду записи на TRTR раньше, чем этого требует параметр TRCD, что повышает коэффициент использования шины.

Конвейерное выполнение операций RDRAM обеспечивается многобанковой организацией с отдельными усилителями считывания. Пакеты команд по линиям ROW и COL могут идти сплошным потоком, при этом на шине может присутствовать до четырех транзакций. При произвольных обращениях увеличению производительности способствует большое количество банков, практически недостижимое в памяти SDRAM. Банковые зависимости обращений приводят к необходимости «лишних» предварительных зарядов. Чем больше независимых банков, тем в принципе больше вероятность попадания соседних запросов в разные банки. При последовательных обращениях чтения (RD) или записи (WR) к ячейкам, расположенным в различных (несмежных) банках, эффективность использования полосы шины данных (1600 Мбайт/с) достигает 100 %. При цепочке обращений RD-RD-WR-WR к несмежным банкам одной микросхемы эффективность будет 76 %, а при обращениях к разным микросхемам канала она достигнет94 %.

6.2. Динамическаяпамять 281

Регенерация осуществляется по команде, адресуемой к определенному банку одной или всех микросхем. Номер регенерируемой строки хранится во внутреннем регистре микросхемы, который инкрементируется при получении команды REFA с максимальным номером банка. За период регенерации TRFF (32 мс) должны быть перебраны все строки всех банков (при распределенной регенерации период запросов — 1,95 мкс). В режимах пониженного потребления микросхемы осуществляют саморегенерацию.

Средства управления энергопотреблением отключают питание неиспользуемых узлов. В самом экономичном состоянии — PDN (Power Down) — микросхемы потребляют мощность в 110 раз меньшую, чем в состоянии STBY (Standby) — состоянии полной готовности к восприятию пакетов ROWA. В состоянии PDN внутренние сигналы синхронизации микросхемы отключаются от внешних линий, и частота внутренней синхронизации понижается. Из-за этого время доступа к данным по чтению в состоянии PDN в 250 раз больше, чем в STBY — на восстановление синхронизации (схемы DLL) при выходе из PDN требуется много времени. Есть еще энергосберегающее состояние NAP, в котором внутренняя частота синхронизации сохраняется. Благодаря этому выход из NAP происходит быстрее, чем из PDN, но потребление больше. В состоянии NAP микросхема может находиться ограниченное время (до 10 мкс). В обоих состояниях данные сохраняются саморегенерацией (в состоянииNAP возможнаирегенерациякомандамиREFA).

Микросхемы RDRAM требуют периодической (раз в 100 мс) подстройки выходного тока и термокалибровки, для этих целей имеются специальные команды. Во времяподстройкитокамикросхемыспособнысообщатьосвоемперегреве.

Вспомогательная шина с сигналами SCK, CMD и SIO служит для обмена данными с управляющими регистрами и вывода микросхем из состояний пониженного потребления (PDN и NAP). Информация по этой шине тоже передается пакетами.

Управляющие регистры хранят информацию об адресе микросхемы, управляют работой микросхемы в различных режимах, содержат счетчики регенерации для банков и строк, параметры настройки временных циклов. В них же можно прочитать информацию о конкретной микросхеме — организацию, версию протокола и т. п. В составе управляющих есть и тестовые регистры.

Инициализация памяти включает определение наличия микросхем на шине, назначение им идентификаторов и программирование их параметров. После сброса микросхемы не имеют собственных адресов, а линии SIOO и SI01 у них соединены. В таком состоянии контроллер по шине CMD посылает широковещательную команду на разъединение линий, после чего для него по линии SIO оказывается доступной только ближайшая микросхема канала. Ей назначается адрес (SOEVID) и дается команда на соединение линий, в результате чего к контроллеру подключается вторая микросхема. Она будет пронумерована очередной командой, заставляющей все доступные ненумерованные микросхемы (то есть только ее) принять указанный номер. Далее замыкаются и ее линии SIO, и этот процесс продолжаетсядосамойдальнеймикросхемы.

После завершения этого «переучета» включается нормальная синхронизация и дается время для установления режима схем DLL. После двукратной активации и предварительного зарядакаждогобанкакаждоймикросхемыпамятьгото-

282 Глава 6. Электроннаяпамять

ва к определению доменов синхронизации и назначению каждой микросхеме соответствующих параметров задержек. Также им должны быть присвоены идентификаторы в канале (DEVID), которые могут и не совпадать со значениями SDEVID (идентификаторомнапоследовательнойшине).

Обязательным «фирменным» компонентом ОЗУ на RDRAM является контроллер памяти. В его задачу входит обслуживание микросхем памяти, установленных в канале, по запросам, поступающим со стороны интерфейса системной шины компьютера. Часть контроллера, обращенная к каналу, инвариантна к архитектуре компьютера. Именно она «знает» протокол RDRAM и является продуктом фирмы Rambus. Контроллер RDRAM встраивается в чипсеты для процессоров Р6 (например, 1820, 1840), Pentium 4 (1850 с 32-разрядным каналом, то естьужеподпарымодулейRIMM) идругихархитектурныхлиний.

В соответствии со спецификацией RDRAM, в одном канале может быть до трех слотов под RIMM, и их интерфейсные линии соединяются змейкой. В слоты могут устанавливаться RIMM различной емкости (сейчас они выпускаются на 64, 96, 128 и 256 Мбайт). Однако пока что фирме Intel не удалось достичь устойчивой работы канала с тремя модулями, и пришлось ограничиться двумя. Теперь в памяти появился новый элемент-пустышка Continuity module. Это как бымодульRIMM, нобезмикросхемпамяти, инуженондлятого, чтобызамыкать цепьканалаRambus. Такая«затычка» должнаустанавливатьсявовсеслотыканала, не занятые под модули RIMM. Если используются не все слоты, то память выгоднееставитьближекконтроллеру— онабудетработатьбыстрее(см. выше).

6.2.6. Память с виртуальными каналами —

VCDRAM

Идея архитектуры памяти с виртуальными каналами (VirtualChannel Memory Architecture, не путать с виртуальной памятью!) заключается в помещении между массивом запоминающих ячеек и внешним интерфейсом микросхемы памяти набора канальных буферов. При этом операции обмена данными разделяются на два процесса: «фасадный» обмен данными с каналами и «тыловой» обмен между каналами и массивом запоминающих ячеек. Оба процесса выполняются по командам со стороны внешнего интерфейса, почти независимо друг от друга. Архитектура виртуальных каналов приложима к памяти любого типа, включая ПЗУ и флэш-память, но наиболее интересна она в приложении к динамической памяти — VC DRAM. Именно ее подразумевают под аббревиатурой VCM (Virtual-Channel Memory). Название VirtualChannel является зарегистрированной торговой маркой фирмы NEC, а информацию по этой архитектуре предоставляет фирма Elpida Memory, Inc.

Устройство VC DRAM рассмотрим на примере микросхем емкостью 128 Мбит, на которых строятся выпускаемые модули DIMM VC DRAM. По интерфейсу (составу и уровням сигналов) микросхемы и модули VC DRAM аналогичны обычным SDRAM, но отличаются системой команд. Микросхемы имеют такую же внешнюю организацию по 4, 8 или 16 бит данных, но совершенно иную внутреннюю архитектуру. Они имеют двематрицы (два банка) запоминающих ячеек раз-

6.2. Динамическаяпамять 283

пером 8Кх8К, то есть каждая строка имеет объем 8 Кбит и состоит из четырех сегментов размером по 2 Кбит. Между матрицами и внешним интерфейсом имеется 16 канальных буферов, каждый объемом 2 Кбит. За одно обращение к матрице выполняется параллельная передача 2 Кбит данных между одним из буферов и сегментом выбранной строки. Этот «тыловой» обмен реализуют команды PRF (Prefetch — чтение массива в буфер) и RST (Restore — сохранение буфера в массиве), в которых микросхеме указывается номер банка, номер сегмента и номер канала. Предварительно командой ACT должна быть активирована требуемая строка матрицы(приподачеэтойкомандызадаетсябанкиадресстроки). Деактивациястрок (предварительный заряд) может быть автоматической, сразу после выполнения обращений к массиву (для этого имеются специальные команды предвыборки и сохранения — PRFA и RSTA), или же по специальным командам, деактивирующим выбранный банк или оба банка сразу.

4Фасадный» обменсканальнымибуферамивыполняетсяпокомандамчтения и записи (READ и WRIT), в которых указывается номер канала и та часть адреса, которая соответствует адресу колонки в обычной микросхеме DRAM или SDRAM. Этот обмен выполняется в пакетном режиме, длина пакета программируется (1, 2, 4, 8 или 16 передач), но пакет может быть укорочен подачей следующей команды обращения к каналу. Первые данные при чтении канала появляются с задержкой (Read Latency) в 2 такта относительно команды чтения, следующие идут в каждом такте. В некоторых моделях микросхем имеется поддержка комбинированной команды PFR (перед которой тоже должна быть команда ACT) — тредвыборка с автопредзарядом и чтение буфера. После подачи этой команды -.ервые данные появляются на 4-м такте — не раньше и не позже, чем при последовательнойподачекомандPRF(A) иREAD.

Регенерация VC DRAM выполняется так же, как и в SDRAM — либо периолической подачей команд REF (авторегенерация по внутреннему счетчику адреса регенерируемых строк), либо в энергосберегающем режиме саморегенерации, 9 которыймикросхемыпереходятпокомандеSELF.

Как видно из этого описания, работа VC DRAM очень похожа на SDRAM, но операции обмена данными разделены на две сравнительно независимые фазы. Активация-деактивация банков выглядит так же, но причтении VC DRAM дан-«ые появляются даже позже, чем в SDRAM: у SDRAM эта задержка, CL (CAS Latency), составляет 2-3 такта, а у VC DRAM — 4 такта. Тем не менее примене-тк VC DRAM дает прирост производительности памяти почти по всем тестам. Этот выигрыш получается за счет поддержки многозадачности в самих микросхемах и в контроллере памяти. Памяти приходится обслуживать обращения от нескольких абонентов (процессор, порт AGP, шина PCI), и контроллер памяти, являющийся центральной фигурой северного моста (хаба) чипсета системной платы, «знает», от кого приходит конкретное обращение. Для каждого абонента * отдельности обращения к памяти носят не совсем произвольный характер —

скорее их можно рассматривать как потоки последовательных обращений или сх смесь (в многозадачных системах). Контроллер может связать каждый поток со своим канальным буфером, и поток с хранящими матрицами микросхем бу-JPT обмениваться весьма крупными блоками данных. Применительно к 8-чипо- модулямDIMM, вкоторыхприменяются 8-битныемикросхемы VC DRAM,

284 Глава6. Электроннаяпамять

этот блок имеет размер 2 Кбайт. Передача этих данных между контроллером памяти и канальными буферами выполняется быстро, безо всяких активаций и деактиваций — задержка первых данных всего 2 такта, а не 5, как в SDRAM. При типовой длине пакета (4) потери времени на обращение к матрице (по 6 тактов) возникают лишь раз на 32 пакета. Обращения к канальным буферам требуют небольших затрат энергии, так что VC DRAM еще и выгодно отличается от SDRAM по потреблению. Большое количество канальных буферов (16) позволяет устанавливать виртуальный канал для каждого потока, выявленного контроллером памяти. В виртуальные каналы могут объединяться и несколько буферов. С точки зрения повышения производительности, строку выгодно читать целиком: активировать ее, затем последовательными командами считать (сохранить) все ее 4 сегмента, использовав 4 канальных буфера, и деактивировать. Но это уже детали оптимизации, а более существенно то, что для работы с VC DRAM контроллер памяти должен «знать» ее систему команд, не имеющую прямой совместимости с командами SDRAM. Поддержка VC DRAM имеется далеко не во всех чипсетах — ее вводят, например, VIA и SiS, но фирма Intel эту память игнорирует. Механически и электрически модули VC DRAM совместимы с обычными модулями DRAM. Во время начального тестирования (POST) модули VC DRAM могут быть опознаны по информации, хранящейся в микросхеме EEPROM последовательной идентификации модуля, либо по поведению после инициализации. Модули VCM выпускают фирмы NEC и Kingston, информации о наличииэтихмодулейудругих-производителейпамятинайтинеудалось.

Память VC DRAM по сравнению с другими типами динамической памяти обеспечиваетменьшеесреднеевремязадержкиданныхвмногозадачныхсистемах. Однако по пиковой скорости передачи она не имеет преимуществ перед SDRAM

и проигрывает RDRAM и DDR SDRAM.

6.2.7. Сравнительнаяхарактеристика иперспективныетипыдинамическойпамяти

Асинхронная память FPM, EDO и BEDO развивалась и широко применялась при частотах системной шины компьютеров до 66 МГц. Динамической памяти с действительно произвольным доступом, выполняемым с частотой 66 МГц, нет — для этого требуется память со временем доступа 15 не, что пока недостижимо. Режим FPM, получивший развитие в памяти EDO и BEDO, позволяет значительно ускорить последовательные обращения (и чтение, и запись) к данным, расположенным в одной странице (строке). В табл. 6.6 приведены теоретические пределы быстродействия DRAM. Время доступа и длительность первого цикла чтения у всех трех типов DRAM (а также и у SDRAM) одинаковы, существенная разница наблюдается в последующих трех циклах. Если чипсет способен генерировать обращения к памяти в смежных циклах (back-to-back) в режиме страничного обмена, то от сокращения этих циклов выигрыш в производительности окажется еще более значительным (вместо двух циклов 5-1-1-1 и 5-1-1-1 будет один 5-1-1-1-1-1-1-1).

6.2. Динамическаяпамять 285

Таблица6.6. ВозможностипамятиDRAM

Поскольку быстродействие памяти определяется не только собственно микросхемамипамяти, ноизадержкамиокружающихихэлементов(коммутирующих элементов чипсета, внешних буферов), длины проводников, емкостной нагрузки на шины (зависящей и от количества посадочных мест и установленных элементовпамяти), вреальныхсистемныхплатахвозможныииныесоотношения. Дальнейшее повышение тактовой частоты для памяти DRAM приводит к появлению тактов ожидания в середине передачи пакета (циклы 6-2-2-2 и хуже), что сводит на нет смысл повышения частоты. Память DRAM с временем доступа 40 не распространения не получила, поскольку такое быстродействие для данной технологии уже проблематично. Память BEDO широкого распространения не получила (перспектив повышения частоты для нее не было), и установилось господствоSDRAM сеециклом5-1-1-1 начастотахдажевыше100 МГц.

Применительно к системной памяти, SDRAM эффективно используется для частоты системной шины вплоть до 133 МГц (пока не появилось удвоение). Однако появление режима 4х для порта AGP поставило задачу увеличения производительности памяти, что, как видно из вышеизложенного, уже реализуется двумя путями: DDR SDRAM (а в перспективе и DDRII) и RDRAM. Первый путь является эволюционным — это просто повышение скорости доставки данных SDRAM без смены общей идеологии построения памяти. Второй путь — эволюционный, поскольку идеология канала Rambus весьма своеобразна. 3 этой памяти высокая производительность достигается при сокращении разрядности шины данных (в модулях DIMM SDRAM разрядность 8 байт, а в R1MM RDRAM — 2). Уменьшение числа линий интерфейса позволяет контролировать топологию разводки печатных проводников, правда, с повышением частоты требования ужесточаются. Память RDRAM позволяет организовать чередование большого числа банков, что для традиционной памяти и памяти DDR SDRAM становится проблематичным из-за разрастания числа линий интерфейса. Пока что RDRAM требует слишком дорогостоящих компонентов и с трупом выходит на свои теоретические пределы наращиваемости объема (числа модулей) и частоты (РС600 — вынужденное, аРС700 — компромиссное решение проблем быстродействия). Пока что RDRAM поддерживают только нескольким чипсетами Intel (основного «толкача» этой технологии), и то для них гоншлось делать временные «заплатки» МТН (Memory Translator Hub) — пре- п'эазователи интерфейса RDRAM (от чипсета) в интерфейс SDRAM (распрогттиненныхмодулей). Этипреобразователиустанавливаютсялибонасистем- * . ю плату, либо на модуль памяти (который таким образом перестает быть .-

•л.чдартным). Производительности памяти, естественно, они не добавляют. Н^х'ходимостьвпреобразователяхвозниклаиз-занедоступности(дороговиз- •«* лдефиците) памятиRDRAM.