Энциклопедия PC

268 Глава 6. Электроннаяпамять

логии обозначение FPM относят к «стандартным» микросхемам и модулям динамической памяти, которые не являются памятью EDO, BEDO или SDRAM. Иногда ихвсе-таки более точно называют стандартными (Std).

Времядоступа

Рис. 6.5. СтраничныйрежимсчитываниястандартнойпамятиDRAM (FPM)

Повысить производительность памяти FPM можно путем чередования банков (bank interleaving): считывание (или запись) данных одного банка выполнять во время периода предварительного заряда другого банка (рис. 6.6).

Рис. 6.6. ЧередованиебанковDRAM врежиместраничногообмена: DO, D2 — данныеизбанкаО(CASO#); Dl, D3 — данныеизбанка1 (CAS1#)

Обратим внимание на то, что информация на выходе микросхем стандартной памяти DRAM появляется с некоторой задержкой относительно спада импульса CAS# и держится только во время низкого уровня этого сигнала. После подъема CAS# выходной буфер микросхемы переводится в третье (высокоимпе-дансное) состояние. Стандартная память с временем доступа 60-70 не в режиме быстрого страничного обмена при частоте системной шины 66 МГц может обеспечить лучший пакетный цикл чтения 5-3-3-3.

Следующей модификацией памяти, направленной на повышение производительности при том же быстродействии запоминающих элементов, явилась память

EDO DRAM (Extended или Enhanced Data Out). Эта память содержит регистр-

защелку (data latch) выходных данных, что обеспечивает некоторую конвейеризацию работы для повышения производительности при чтении. Регистр «прозрачен» при низком уровне сигнала CAS#, а по его подъему фиксирует текущее значение выходных данных до следующего его спада. Перевести выходные буферы в высокоимпедансное состояние можно либо подъемом сигнала ОЕ# (Output Enable), либо одновременным подъемом сигналов CAS# и RAS#, либо импульсом WE#, который при высоком уровне CAS# не вызывает записи (в PC управление по входу ОЕ# практически не используют).

6.2. Динамическаяпамять 269

Временная диаграмма работы с EDO-памятью в режиме страничного обмена приведена на рис. 6.7, этот режим иногда называют гиперстраничным режимом обмена НРМ (Hyper Page mode). Его отличие от стандартного заключается в подъеме импульса CAS# до появления действительных данных на выходе микросхемы. Считывание выходных данных может производиться внешними схемами вплоть до спада следующего импульса CAS#, что позволяет экономить время за счет сокращения длительности импульса CAS#. Время цикла внутри страницы для памяти со временем доступа 60 не уменьшается с 35 не (28,5 МГц) у стандартной DRAM до 25 не (40 МГц) у EDO, повышая производительность в страничном режиме на 40 %. EDO-память со временем доступа 60-70 не в режиме гиперстраничного обмена при частоте системной шины 66 МГц может обеспечить лучший пакетный цикл чтения 5-2-2-2. Благодаря простоте данного усовершенствования при одном и том же времени доступа запоминающих элементов цена EDO-памяти почти не отличается от цены стандартной памяти. Однако ^е применение дает эффект, соизмеримый с эффектом от установки стандартного асинхронного внешнего кэша. Более того, установка такого кэша в систему с EDOпамятью практически не дает повышения производительности. В результате распространилось мнение, что в EDO-памяти содержится внутренний кэш, . днако для простого регистра-защелки название «кэш» звучит слишком торже-;:а4?нно.

Времядоступа

2АТА

Рис. 6.7. СтраничныйрежимсчитыванияEDO DRAM (HPM)

Микросхемы EDO DRAM применяются в модулях SIMM-72 и DIMM, эти м:ауликонструктивно ипо назначению выводов совместимы состандартными

•аилдями (FPM). Все EDO-модули не имеют бита паритета (однобитные микдссхемы EDO не выпускаются). Контрольные разряды36-битныхEDO-моду-пга могут использоваться только в ЕСС-памяти, в которой доступ осуществля-

•-:л всегда сразу ко всем байтам.

УстановкаEDO DRAM вместостандартнойпамятивнеприспособленныедляг-: г.. системы может вызвать конфликты выходных буферов устройств, раздета: сих с памятью общую шину данных. Скорее всего, этот конфликт возник-нг- : соседним банком памяти при чередовании банков. Для отключения выход-tatt буферов EDO-памяти внутри страничного цикла обычно используют сигнал *€*. не вызывающий записи во время неактивной фазыCAS# (рис. 6.8, кри-

•ш - * Поокончании цикла буферыотключаются лишьпо снятию сигнала RAS# :*« ~ » кривая б).

270 Глава6. Электроннаяпамять

Рис. 6.8. УправлениевыходнымбуферомEDO DRAM

Изпринципиальногоразличиявработевыходныхбуферовследует, чтоводном банке не стоит смешивать EDO и стандартные модули. EDO-модули поддерживаются не всеми чипсетами и системными платами (в большей мере это относитсяксистемнымплатамдляпроцессоров486). Крометого, невсесистемные платы, поддерживающие EDO-память, используют потенциальный выигрыш в производительности от ее «малой конвейеризации» (это замечание больше относитсякдешевымсистемнымплатам). Задержкаотключениявыходныхбуферов затрудняет чередование банков, из-за чего некоторые системные платы не поддерживаютчередованиедляEDO-памяти.

Многие чипсеты совместно с BIOS автоматически определяют тип установленных модулей и даже допускают смесь EDO и стандартных модулей в разных банках. Для определения типа чипсет организует специальный цикл обращения, в котором «прощупывает» все банки и заполняет таблицу после чего переводится в режим нормального обращения (с таким специальным циклом возможна и обычнаяработаспамятью, ноеепроизводительностьбудетнаудивлениенизкой). В нормальном режиме обращения в зависимости от адреса, определяющегономер банка, по значению соответствующего ему полю таблицы будет организован требуемыйцикл.

Микросхемы EDO применяются как в основной памяти, так и в видеопамяти графическихадаптеров.

Результатом дальнейшего развития конвейерной архитектуры модулей памяти явилась память BEDO DRAM (Burst EDO). В микросхемах данного типа кроме регистра-защелки выходных данных, стробируемого теперь по фронту импульса CAS#, содержитсяещеивнутреннийсчетчикадресаколонокдляпакетногоцикла. Это позволяет выставлять адрес колонки только в начале пакетного цикла (рис. 6.9), а во 2-й, 3-й и 4-й передачах импульсы CAS# только запрашивают очередные данные. В результате удлинения конвейера выходные данные как бы отстают на одинтактсигналаCAS#, затоследующиеданныепоявляютсябезтактовожидания процессора, чемобеспечиваетсялучшийциклчтения5-1-1-1 для BEDO-памяти с временем доступа 60 не при частоте шины до 66 МГц. Задержка появления первых данных пакетного цикла окупается повышенной частотой приема последующих. BEDO-память применяется в модулях SIMM-72 и DIMM, но поддерживаетсядалеконевсемичипсетами.

На этом эволюция асинхронной памяти остановилась, а дальнейшие усовершенствования потребовали применения синхронного интерфейса. Память В EDO широкого распространения не получила, поскольку ей уже «наступала на пятки» синхроннаядинамическаяпамятьSDRAM.

Рис. 6.9. СтраничныйрежимсчитыванияBEDO DRAM

Вышеперечисленные типы памяти являются асинхронными по отношению к тактированию системной шины компьютера. Это означает, что все процессы инициируются только импульсами RAS# и CAS#, а завершаются через какой-то определенный (для данных микросхем) интервал. На время этих процессоров шина памяти оказывается занятой, причем восновном ожиданием данных.

6.2.4. Синхроннаяпамять: SDRAM иDDR SDRAM

Микросхемы синхронной динамической памяти SDRAM (Synchronous DRAM) тредставляет собой конвейеризированные устройства, которые на основе вполне обычных ячеек (время доступа 50-70 не) обеспечивают цикл 5-1-1-1, но уже при частоте шины в 100 МГц и выше. По составу сигналов интерфейс SDRAM бли-юк к обычной динамической памяти: кроме входов синхронизации здесь есть мультиплексированная шина адреса, линии RAS#, CAS#, WE# (разрешение запи-гж) и CS# (выбор микросхемы) и линии данных (табл. 6.4). Все сигналы строби-по положительному перепаду синхроимпульсов, комбинация управляю-сигналов в каждом такте кодирует определенную команду. С помощью этих «пманд организуется та же последовательность внутренних сигналов RAS и CAS, которая рассматривалась и дляпамяти FPM.

PRE

CKE

Рис. 6.10. ВременныедиаграммыпакетныхцикловSDRAM: АиВ

— данныедлязаписипоадресуRO/CO иRO/CO+1; СиD — данные, считанныепоадресуRO/C1 иRO/C1+1

6.2. Динамическаяпамять 273

В SDRAM после выбора строки (активации банка) ее можно закрывать не сразу, а после выполнения серии обращений к ее элементам, причем как по записи, так и по чтению. Эти обращения будут выполняться быстрее, поскольку для них не требуется подачи команды активации и выжидания TRC. Максимальное время удержания строки открытой ограничивается периодом регенерации. Возможность работы с открытой строкой была использована уже в FPM DRAM. Однако в SDRAM можно активировать строки в нескольких банках — каждую своей командой ACT, эта особенность и стоит за словами «Single-pulsed RAS interface» в перечислении ключевых особенностей SDRAM. Активировать строку можно во зремя выполнения любой операции с другим банком. Обращение к открытой строке требуемого банка выполняется по командам RD и WR, у которых в качестве параметров кроме адреса столбца фигурирует и номер банка. Таким образом, можно так спланировать транзакции, что шина данных в каждом такте будет нести очередную порцию данных, и такой поток будет продолжаться не только в пределах одного пакета, но и для серии обращений к разным областям памяти. Кстати, держать открытыми можно и строки в банках разных микросхем, объединенных общей шиной памяти,

— для этого при адресации используются линии CS#. Микросхемы SDRAM оптимизированы для пакетной передачи. У них при инициализации программируется длина пакета (burst length=l, 2, 4, 8 элемен-

•os). порядок адресов в пакете (wrap mode: interleave/linear — чередующийся/ »инейный) и операционный режим. Пакетный режим может включаться как для ягехопераций(normal), такитолькодлячтения(Multiple Burst with Single Write).

••TIT выбор позволяет оптимизировать память для работы либо с WB, либо с "АТкэшем. Обратим внимание, что внутренний счетчик адреса работает по мо-г» дг>. равному запрограммированной длине пакетного цикла (например, при :>-г>1 length=4 он не позволяет перейти границу обычного четырехэлементного газетного цикла).

Пакетные циклы могут прерываться (принудительно завершаться) последу-i-

._ii!MH командами. При этом оставшиеся адреса отбрасываются и прерываю-1^?й пакет будет иметь полнуюдлину (если его самого непрервут).

3 команде Write имеется возможность блокирования записи данных любого jtjfveHTa пакета — для этого достаточно в его такте установить высокий уровень гжгнала DQM. Этот же сигнал используется и для перевода в высокоимпедансное : :с-ояниябуферов данных при операции чтения.

Микросхемы SDRAM имеют средства энергосбережения, для управления ими ас -сльзуется входразрешения синхронизации СКЕ.

3 режиме саморегенерации (Self Refresh) микросхемы периодически выпол--r циклы регенерации по внутреннему таймеру, в этом режиме они не реаги-." на внешние сигналы и внешняя синхронизация может быть остановлена.

пониженного потребления (Power Down Mode) устанавливаются при СКЕ внизкий уровень при командеNOP или INHBT. В этих режимах

•шжрссхема не воспринимает команд. Поскольку в данных режимах регенерате» -»е выполняется, длительность пребывания вних ограничена периодом ре-

£^ы so время выполнения команды чтения или записи установить CKE=L, то цх«;1еиа перейдет врежим Clock Suspend Mode, вкотором «замораживается»

274 Глава6. Электроннаяпамять

внутренняя синхронизация (нет продвижения данных) и не воспринимаются новыекоманды.

Для памяти SDRAM ключевыми параметрами являются: * допустимая тактовая частота;

« CL (Cas Latency) — число скрытых тактов (2 или 3);

т TRCD ~~ задержкаRAS-CAS, выраженная втактах(2 или3);

жTRP — времяпредварительногозарядаRAS;

*TRC — минимальноевремяциклаобращенийкстрокамодногобанка;

»ТАС — времязадержкипоявленияданныхнавыходеотносительнофронта синхросигнала.

По тактовой частоте для SDRAM, применяемой в качестве ОЗУ PC-совмес- тимых компьютеров, имеются три градации: РС66 (поначалу ее так не называли, поскольку другой и не было), PC 100 и PC 133 для максимальных частот 66,6, 100 и 133 МГц соответственно. Их ключевые параметры приведены в табл. 6.5. В обозначении быстродействия микросхем SDRAM обычно фигурирует ТАС; период частоты синхронизации, естественно, не может быть меньше этой задержки. Микросхемы со спецификацией -10 могут устойчиво работать в модулях лишь на частоте 66 МГц. Микросхемы -8 могут работать на частоте 100 МГц, но, в зависимости от модификации, с разной латентностью. Так, например, для памяти Micron микросхемы с маркировкой -8А...-8С могут работать на частоте 100 МГц с

CL - 3, a -8D или -8Е - с CL - 2. • "

Естественно, память может работать и на частотах ниже максимальной. Для микросхем SDRAM, применяемых, например, в графических адаптерах, существуютииныеспецификациибыстродействия.

Таблица6.5. КлючевыепараметрывременнойдиаграммыSDRAM

быстрыйвариант

Синхронный интерфейс позволяет довольно эффективно использовать шину и обеспечить на частоте 100 МГц пиковую производительность 100 Мбит/пин (на 1 вывод шины данных). SDRAM используют в составе модулей DIMM с 8-байтной разрядностью, что дает производительность 800 Мбайт/с. При частоте шины 133 МГц пиковая производительность уже достигла 1064 Мбайт/с. Однако эта теоретическая производительность не учитывает накладные расходы на регенерацию и подразумевает, что требуемые страницы уже открыты. Из-за указанных выше ограничений на реальном произвольном потоке запросов производительность, конечно же, будет ниже. Потенциальные возможности почти

6.2. Динамическаяпамять 275

зояовременного обслуживания множества запросов, предоставляемые микросхемами SDRAM, будут реализованы лишь при достаточно «умном» контроллере памяти. От его предусмотрительности эффективность памяти зависит, пожалуй, больше, чемупростыхмодулейFPM иEDO DRAM.

Память DDR SDRAM представляет собой дальнейшее развитие SDRAM. Как л следует из названия (Dual Data Rate — удвоенная скорость данных), у микро-гхем DDR SDRAM данные внутри пакета передаются с удвоенной скоростью — они переключаются по обоим фронтам синхроимпульсов (рис. 6.11). На частоте !00 МГц DDR SDRAM имеет пиковую производительность 200 Мбит/пин, что в составе 8-байтных модулей DIMM дает производительность 1600 Мбайт/с. На высоких тактовых частотах (100 МГц) двойная синхронизация предъявляет очень высокие требования к точности временных диаграмм. Для повышения точности гинхронизациипредпринятырядмер:

•Сигнал синхронизации микросхемы подается в дифференциальной форме по двум линиям CLK и CLK# (Differential clock inputs). Это позволяет снизить влияние смещения уровней на точность определения момента синхронизации — дифференциальный приемник срабатывает в момент равенства уровнейнапряжения.

•Для синхронизации данных в интерфейс введен новый двунаправленный стробирующий сигнал DQS. Стробы генерируются источником данных: при операциях чтения DQS генерируется микросхемой памяти, при записи — контроллером памяти (чипсетом). При чтений фронты и спады этого сигнала точно центруются в моменты смены данных, приемник должен стробировать данные с небольшой задержкой относительно переключений DQS. При записи фронты и спады центруются точно посередине окна действительностиданныхимасокDQM.

•Для синхронизации DQS с системной тактовой частотой (CLK) микросхемы имеют встроенные схемы DLL (Delay Locked Loop) для автоподстройки задержки сигнала DQS относительно CLK. Эта схема работает наподобие фазовой автоподстройки и способна выполнять синхронизацию (обеспечивать совпадение фронтов DQS и CLK) лишь в некотором ограниченном диапазонечастотсинхронизации.

Есть микросхемы DDR SDRAM с возможностью отключения схем DLL, для ггосо они имеют дополнительный расширенный регистр режима. Отключение DLL «обходимо при снижении тактовой частоты (в целях энергосбережения). При отспоченнойсхемеDLL стробыDQS непривязаныксинхросигналуCLK, иуразных

•ххросхем, работающихводнойсистеме, онибудутиметьразныечастоты.

3 отличие от обычных микросхем SDRAM, у которых данные для записи пеэехаются одновременно с командой, в DDR SDRAM данные для записи (и масел OQM) подаютсясзадержкойнаодинтакт(write latency). ЗначениеСAS Latency

•сжегбытьидробным(CL = 2, 2,5, 3).

В перспективе ожидается появление микросхемы DDR-II SDRAM, в которой я£лвенбудетначетырехкратнойчастотесинхронизации.

Микросхемы SDRAM до «штатного» использования должны быть проинициапсшрованы. Послеподачипитанияиустановлениясинхросигналадолженбыть