Avdeev

51

Так как частота BCLK является невысокой (максимальная частота равна 8,33 МГц),то возможнапредварительная дешифрация старших битовадреса(СБА)сучетом сигнала M/IO# дешифратором адреса (ДшА), причем сигнал опознания адреса SEL запоминается в триггере буферного регистра (БР). Сигналы LA31 – LA2, W/R# и BE3# - BE0# не защелкиваются на системной плате и не сохраняются в течение цикла шины, поэтому их необходимо запоминать в БР по сигналу блока управления (БУ). БУ, кроме того, формирует сигнал готовности EXRDY и сигнал сброса БР.

Младшие биты адреса (МБА), предназначенные для выбора регистров исполнителя, также фиксируются в БР. Дешифратор управляющих сигналов (ДшУС) с учетом запомненных сигналов TW/R#, TSEL# и ТМБА вырабатывает сигналы записи и чтения соответствующих регистров выбранного исполнителя. Для подключения регистров исполнителя к шине D31 – D0 употребляется приемопередатчик (ПП), с помощью которого осуществляется управление направлением передачи данных.

52

Пакетный режим повторяет последовательность действий одиночной передачи и отличается от одиночной передачи тем, что после сброса сигнала START выполняются следующие события.

Задатчик анализирует по отрицательному фронту BCLK сигналы EXRDY и SLBURST# и устанавливает сигнал MSBURST#.

Данные задатчика являются достоверными сразу после появления сигнала START#, а данные, передаваемые исполнителем, действительны до снятия сигнала

CMD#.

Цикл пакетной передачи данных завершается снятием сигналов CMD# и MSBURST#. В течение этого цикла задатчик каждый раз устанавливает новые значения LA31 – LA2, M/IO#, BE3# – BE0#, W/R# и данные при записи их в порт исполнителя или выполняет прием данных исполнителя в режиме чтения, т.е. реализуется многофазная передача адреса и данных.

Тип задатчика EISA или ISA определяется с помощью сигналов арбитража: в шине EISA используются сигналы MREQi# и MACKi#, а в шине ISA – сигналы DRQi и DACKi. На рис. 2.15 изображена структурная схема центрального арбитража.

Процессор

REQREF ACKREF

Контроллер

регенерации

Рис. 2.15. Структурная схема центрального арбитража

53

Приоритет устройств, подключаемых к центральному арбитру, определяется

впорядке убывания: контроллер, контроллер ПДП, процессор и задатчики.

Всистеме с шиной EISA употребляются 7 каналов ПДП, поддерживающие 8- , 16- и 32-битные режимы передачи данных. Различают следующие типы циклов ПДП: ISA – совместимый цикл, выполняющий одну передачу данных за 8 тактов шины; циклы типа А, содержащие 6 тактов шины; циклы типа В, реализуемые за 4 такта, и циклы типа С, обеспечивающие передачу за один такт шины.

Передачи типа С (пакетные передачи) обеспечиваются использованием положительного и отрицательного фронтов сигнала BCLK, т.е. в течение первого полупериода происходит чтение данных, а затем в течение второго полупериода их запись. Передача типа С используется только специальными платами EISA с жесткими временными требованиями. Этот тип передачи ограничивается областью памяти в 1 Кбайт, т.е. используется только 10 младших битов адреса.

Как уже указывалось, конструктивно слот шины EISA позволяет использовать внешние платы шины ISA. На рис. 2.16 показана контактная часть платы расширения шины ISA со стороны контактных рядов А и С, а контактные ряды B и D расположены на другой стороне платы.

Рис. 2.16. Контактная часть платы шины ISA

Контакты А1 – А31 (В1 – В31) относятся к шине расширения PC/XT, а контакты C1 – C18 (D1 – D18) являются дополнением и в общей совокупности составляют контакты шины расширения ISA. С целью снижения действия помех в конструкции шины ISA линии основных сигналов отделены от линий питания, расположенных на контактных сторонах B и D.

Различают два типа внешних плат: 8-битная (короткие с контактами A и B) и 16-битные, вставляемые в двухрядный слот.

Контактная часть фрагмента платы шины EISA представлена на рис. 2.17.

54

A/B, C/D (ISA)

E/F, G/H (EISA)

Рис. 2.17. Контактная часть фрагмента разъема платы шины EISA

Из рисунка видно, что контактные ряды E/F и G/H, соответствующие шине EISA, расположены ниже контактных рядов A/B и C/D шины ISA. Ключевая прорезь между ламелями EISA позволяет совместить двухрядные контактные ряды слота и вставленной платы шин ISA и EISA.

Номера контактов и названия сигналов слота ISA/EISA показаны в табл. 2.1

и 2.2.

55

Продолжение таблицы 2.1

2.4. Интерфейс с совмещенной шиной

С целью ограничения числа выводов схемы кристалла и (или) уменьшения числа линий связи используют шины с совмещенной передачей адреса и данных. Рассмотрим общий принцип построения интерфейса ввода/вывода для такого случая. На рис. 2.18. представлены временные диаграммы циклов ввода (а) и вывода (б) совмещенной шины.

Схема соединения компонентов системы, содержащей совмещенную шину, показана на рис. 2.19.

56

Принципфункционированиясистемыссовмещеннойшинойпроисходитвсоответствии с временными диаграммами см. на рис. 2.18 а и б. Процессор (П) направляет адрес (ADR) по шине AD, доступный всем контроллерам ПУ (КПУ). С целью упрощения схем используется 10-битный двоичный адрес порта КПУ и байтовая передача данных (DATA). Затем П устанавливает сигнал разрешения фиксации адреса (ALE). Этот сигнал необходим в КПУ для запоминания адреса в регистре – защелке при употреблении быстродействующей совмещенной шины или для запоминания сигнала дешифрации старшей части адреса, выбирающего ПУ, и младших битов адреса, необходимых для идентификации порта в КПУ.

Рис. 2.18. Временные диаграммы циклов ввода (а) и вывода (б)

AD15-AD0

Если выполняется цикл ввода данных, то П устанавливает сигнал чтение данных (IOR ), по которому выбранное в соответствии с адресом КПУ выдает данные (DATA) на шину AD. Знаком ( ) показано переключение направления передачи информации на шине AD, т.е. вначале адрес направляется из П, а потом данные поступили в П.

В случае цикла вывода процессор устанавливает на шине AD адрес и данные. КПУ, которое опознало собственный адрес, при поступлении сигнала IOW запоминает данные в соответствующем порте.

Процессор через совмещенную шину и порты контроллера осуществляет управление работой ПУ. В табл. 2.3 приведены адреса и тип доступа соответствующих портов контроллера.

58

Примечание: R – чтение, W – запись

Общий принцип взаимодействия компонентов системы следующий. Процессор выводит байт данных в РД Выв (2F5h). Затем процессор делает вывод без передачи данных по адресу 2F6h. В результате выполнения этой операции ДшУС формирует сигнал Пуск, который осуществляет запуск ПУ на выполнение соответствующей работы. После завершения работы ПУ передает результат в РД Вв и записывает его по сигналу строб (STR), который одновременно устанавливает триггер флага готовности (ТФГ). Процессор путем опроса ТФГ (2F6h) или через прерывание (предварительно со стороны процессора установлен триггер разрешения прерывания (ТРП), порт 2F7h) узнает, что РДВв полон, и считывает (вводит) из него байт данных в свой внутренний регистр, причем при чтении сбрасывается триггер ТФГ.

При записи или чтении данных во время адресной части цикла процессор, как ужеотмечалось,устанавливаетадрес,например,2F5h.Старшая(общаядлявсехпортов) часть адреса AD7-AD2 декодируется ДшА, который после опознания собственного адреса формирует на выходе сигнал ВыбПУ. Двоичный эквивалент AD9-AD2

– 11111101.

После этого процессор устанавливает сигнал ALE, который осуществляет запись сигнала ВыбПУ и младших битов адреса AD1 и AD0, выполняющих выбор портов внутри контроллера, в 3-битовый адресный регистр АР. Необходимость запоминания этих трех сигналов связана с тем, что после адреса процессор выводит данные (в цикле записи), которые через ПП поступают на входы РДВыв. В этот момент времени ПП открыт в направлении с В на А, так как сигнал IOR отсутствует и на входе Т приемопередатчика установлен низкий уровень. Если Т=0, то направление передачи с В на А (В А). И только при чтении данных ПП разрешает передачу данных с А на В (А В). Запись данных в РД Выв выполняется при установке процессором сигнала IOW. При этом на выходе ДшУС формируется сигнал ЗпРДВыв приналичиисигналов: IOW, ТВыбПУ,ТА1=0иТА0=1.Аналогичнымобразомосуществляется чтение, например, РДВв. О том, что содержимое РДВв введено в процессор, ПУ определяет по сигналу АСК (выходу ТФГ). Если ТФГ сброшен, то РДВв уже пуст. Функциональная схема ДшА, АР и УС изображена на рис. 2.21.

59

Рис. 2.21. Функциональная схема ДшА, АР и ДшУС

Схема ДшА реализована на элементах СП1 и ЛИ6 и декодирует общую старшую часть адреса AD9-AD2. Адресный регистр (АР) выполнен на трех триггерах ТМ2, а дешифратор управляющих сигналов (ДшУС) – на демультиплексоре (DMX). Схема сравнения СП1 содержит переключатели (ПРК), которые позволяют изменять диапазон значений четырех битов адреса AD5-AD2. Схема ДшА декодирует двоичный код, представленный на рис. 2.22.

60

AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 1 1 1 1 1 1 0 1

Рис. 2.22. Двоичный код старшей части адреса

На рис. 2.23 показана схема ДшА, которая формирует сигнал ВыбПУ низким активным уровнем. Этот сигнал запоминается в триггере ТВыбПУ, предварительно установленного сигналом RESET в единичное состояние.

Рис. 2.24 Временная диаграмма цикла ввода(вывода), определяемого сигналом ALE

Следует отметить, чтоADсигнал ALE устанавливается процессором через время

ADR DATA

t после того, как выдан адресALE(за это время гарантированно завершается дешифрация t