Avdeev

32

Примечание: УПР – управление, ПРЕР – прерывание. Рис. 1.17. Общая схема шины PCI

Цикл шины PCI содержит адресную фазу и одну или несколько фаз данных. В адресной фазе передается, например, 32-битный адрес по линиям AD и 4-битный код команды (записать в порт (память), читать порт (память) и т.д.) по линиям C/BE#, а в фазе данных направляются 32-битные данные по линиям AD и сигналы разрешения байтов по линиям C/BE#. В шине PCI предусмотрены процедуры арбитража и прерывания.

Функциональные возможности шины PCI приведены в см. табл. 1.1, отметим некоторыеиз них:однозвеннаякоммутация канала (1.1), временной тип коммутации (2.1), фиксированный арбитраж (3.1), последовательнопараллельный способ передачи удвоенных (учетверенных) слов и их битов (4.2), апериодическое временное согласование (5.3) и т.д.

Интерфейс малых вычислительных систем (SCSI) относится к интерфейсам ввода/ вывода (универсальным параллельным периферийным интерфейсам) и предназначен для сопряжения с ПК разнообразных ПУ (контроллеров НГМД, НЖМД, принтеров, адаптеров сети и т.д.).

Интерфейс SCSI позволяет подключить до восьми контроллеров ПУ, причем каждый из них может содержать 8 логических блоков, а любой логический блок -

33

256 логических подблоков.

На рис.1.18 представлен общий вид интерфейса SCSI.

Интерфейс SCSI содержит две шины: 8- битовую дифференциальную шину данных и шину управления, основная часть сигналов которой показана на см. рис. 1.18. Шина данных используется в мультиплексном режиме для передачи команды (адреса), данных, состояния или сообщения, определение которых на шине выполняют коды сигналов управления C/D, I/O и MSG (табл. 1.3).

В работе шины SCSI можно выделить следующие основные фазы: шина свободна, арбитраж, выборка исполнителя, состояние и сообщение. После сигнала сброс (RST) шина находится в фазе «шина свободна», определяемой пассивным уровнем сигнала BSY (шина занята). Из фазы «шина свободна» делается переход в фазу арбитража,когдаинициатор(задатчик)осуществляетвыборисполнителя,уста-

34

навливая сигнал BSY и выводя на шину данных идентификационный бит, номер линии которого определяет приоритет в процедуре арбитража, причем максимальный номер имеет наивысший приоритет. После того, как инициатор получает в свое распоряжение шину, он начинает фазу выборки исполнителя, состоящую в том, что инициатор устанавливает сигнал SEL и идентификационный бит на линии данных, номер которого равен идентификационному номеру устройства, установленному с помощьюперемычеквкаждомПУ.Затемвыполняютсяфазыпередачи информации: команды, данных, состояния и сообщения, каждая из которых определяется кодом управления на линиях C/D, I/O и MSG (см. табл. 1.3). Передача данных осуществляется синхронным или апериодическим (с квитированием) временным согласованием. Для выполнения апериодического способа используются сигналы квитирова-

ния ACK и REQ.

Врежиме записи инициатор выдает данные на шину данных и затем устанавливает сигнал ACK, причем данные сохраняются на шине до тех пор, пока исполнительнесброситсигналREQ,ав режимечтенияисполнительпередаетданныевместе

ссигналом REQ и удерживает эти данные до тех пор пока от инициатора не придет сигнал ACK.

Всвязи с тем, что к шине SCSI возможно подключение разнообразных ПУ, имеется большая система команд. В качестве примера приведем некоторые из них, предназначенные для магнитных дисков: чтение состояния (03h), запись данных (0Ah), чтение данных (08h), поиск (0Bh) и т.д.

Данные на шине SCSI передаются блоками. Поэтому в командах записи и чтения данных указывается логический номер блока и количество передаваемых данных. Для задания номера блока в этих командах используется 21-битный адрес и 8 битов для подсчета количества передаваемых блоков. В команде поиска указывается 21-битный адрес.

Однокристальный хост–адаптер имеет программное обеспечение, управляющее работой ПУ, подключенных к шине SCSI, и средства сопряжения с системным интерфейсом,предусматривающиепрограммныйобмени(или)обменврежимепрямого доступа к памяти.

35

Функциональные возможности шины SCSI приведены в см. табл.1.1. Здесь следует отметить, что в интерфейсе SCSI так же, как и системных интерфейсах, применяется децентрализованный временной коммутатор (8-битный децентрализованный мультиплексор – демультиплексор), так как двусторонняя 8-битная шина данных подключается к нескольким контроллерам ПУ. Однако отдельная шина адреса, выбирающая контроллер ПУ и регистры в нем, в интерфейсе SCSI отсутствует. Для выполнения этой функции в интерфейсе SCSI используется шина данных, т.е. выполняется радиальный способ выбора ПУ.

2.1. Системный интерфейс MULTIBUS

Системный интерфейс Multibus является магистральным (машинным и многопроцессорным)интерфейсомсквитированием.Интерфейсысквитированиеминогда называют асинхронными интерфейсами. Интерфейс Multibus удовлетворяет требованиямстандарта,принятымИнститутомпоэлектроникеиэлектротехнике(IEEE) и является аналогом интерфейса IEEE 796. Различают интерфейс Multibus–1, проложивший путь к многошинному подходу построения интерфейсов, и интерфейс Multibus–2, совершенствующий первый и расширяющий диапазон его применения (например, использования 32-разрядных микропроцессоров, реализации монопольного режима передачи данных, применения параллельных и последовательных системных шин и так далее). В предлагаемой главе основное внимание уделяется интерфейсу Multibus–1 (в дальнейшем просто Multibus). Аналогом интерфейса Multibus является отечественный интерфейс И41. Интерфейс Multibus может быть использован для построения вычислительных систем на базе 32–разрядных (64–раз- рядных) микропроцессоров.

Для простого варианта ПК задатчик (процессор) выполняет выбор ячейки ОП с помощью 20–разрядного адреса, устанавливаемого на линиях (односторонней шины адреса) A0–A19. С целью доступа к регистрам ПУ используется 10–разряд- ный адрес A0–A9, причем разряд А0 является младшим. Передача данных осуществляется по двунаправленной шине данных D0–D15 (бит D0 – младший). Логическая 1 на шинах адреса и данных представляется низким уровнем (Н), а логический 0 – высоким уровнем (В) сигнала (инверсная логика). Чтобы подчеркнуть этот факт, разряды адреса и данных изображаются на схемах с чертой над символом,

36

например, A0–A9 и D0–D7 . Следующий пример показывает представление уровней адреса 378h (h – знак 16-ричной записи) регистра адаптера ПУ на шине адреса интерфейса.

Интерфейс обеспечивает выполнение следующих процедур: арбитраж, прерывание и пересылку данных. Кроме того, обмен данными между задатчиком и исполнителемчерезинтерфейсможетбытьвыполненврежимахбезусловногоиусловного (с опросом флага готовности) программного обмена по инициативе процессора , обмена в режиме прерывания по инициативе ПУ процессора и обмена в режиме прямого доступа к памяти (ПДП), при котором аппаратно реализуется передача данных между ОП и ВЗУ.

Процедура прерывания имеет два варианта реализации : прерывание с интерфейсным вектором и прерывание с внеинтерфейсным вектором. В первом случае адрес вектора прерывания передается по шине данных интерфейса от исполнителя к задатчику, а во втором случае – не передается. В ПК наиболее употребительным является внеинтерфейсное прерывание, при котором в контроллер прерывания задатчика поступают запросы прерывания по интерфейсным линиям INT 0 – INT 7 . Сиг-

нал INT 0 имеет наивысший приоритет и его формирует системный таймер (часы)

ПК. Запрос INT 1 вырабатывает клавиатура. Прерывание заключается в переходе на программу обработки прерывания по 4–байтному коду (вектору прерывания), хранящемуся в памяти и определяющему программу обслуживания (драйвер) ПУ, требующего прерывание. Адрес вектора прерывания (адрес ячейки памяти) используется для нахождения этого вектора. Различают немаскируемые внутренние и внешние прерывания (например, при делении на 0, прерывание от процессора) и внешние (маскируемые) прерывания от адаптеров ПУ.

В интерфейсе реализуются следующие пересылки данных: запись в порт (ячейку памяти) и чтение из порта (ячейки памяти). Для реализации этих операций

37

используются интерфейсные сигналы: чтение порта (IORC), чтение памяти (MRDC ), запись в порт (IOWC), запись в память (MWTC), которые формируются задатчиком Зi . Обмен осуществляется в режиме квитирования с формированием исполни-

телем ответного сигнала XACK. Временные диаграммы чтения данных из порта (памяти) и записи данных в порт (память) представлены соответственно на рис. 2.1и 2.2.

Рис. 2.1. Чтение данных Рис. 2.2. Запись данных

Из временной диаграммы видно, что сигнал IORC (MRDC) должен быть установлен не менее чем за 50 нс после выдачи адреса. Этот период времени необходим длякомпенсациипереходныхпроцессов,связанныхсдекодированиемадресаисполнителем. Кроме того, после снятия сигнала IORC (MRDC) адрес должен оставаться на линиях шины минимум 50 нс. Ответный сигнал XACK может совпадать по времени с моментом выдачи данных или следовать за ним. Сброс XACK выполняется после снятия IORC (MRDC). Сигнал XACK удерживается максимум 65 нс после снятия сигнала IOWC (IORC) или MWTC (MRDC). При записи адрес и данные должны быть установлены как минимум за 50 нс до появления сигнала IOWC ( MWTC) и сняты спустя не менее чем через 50 нс после сброса IOWC (MWTC). Эта задержка связана, во–первых, с необходимостью декодирования адреса и, во–вто- рых,сцельювозможностизаписиданныхкакпопереднему,такипозаднемуфронту сигнала IOWC (MWTC). На рис. 2.3 показана структурная схема подключения к интерфейсу следующих портов: регистра ввода (РВв) и регистра вывода (РВыв).

Термины Ввод или Вывод следует всегда рассматривать относительно П, т.е. П выводит байт данных и записывает в порт РВыв ПУ или П читает

Рис. 2.3. Структурная схема подключения РВв и РВыв к интерфейсу

содержимое порта РВв ПУ и вводит в собственные регистры. Под портом понимается адресуемый триггер, регистр или схема. Схема (см. рис. 2.3.) содержит шину адреса (ША), шину управления (ШУ), шину данных (ШД) интерфейса, дешифратор адреса (ДшА), дешифратор управляющих сигналов (ДшУС), приемопередатчик (ПП), 8–разрядные регистры РВв и РВыв и передатчик, формирующий XACK. Рассмотрим работу схемы в режиме вывода данных (записи в РВыв) в соответствии с временной диаграммой (см. рис. 2.2). П устанавливает адрес A0–A9 на ША и данные D0–D7 на ШД интерфейса. Адрес и данные поступают на все ПУ, подключенные к интерфейсу, но только одно ПУ с помощью ДшА декодирует собственный адрес, например 3С0h. В этом случае на выходе ДшА формируется сигнал ВыбПУ, разрешающий работу ДшУС. Данные проходят через ПП, открытый для передачи от В к А (от ШД к внутренней шины данных (ВШД)). ПП выполняет двустороннюю передачу данных в зависимости от сигнала на входе Т. Если Т=1, то данные передаются с ВШД на ШД интерфейса. Если Т=0, то наоборот (ШД ВШД). Так как в этот момент времени сигнал ЧтРВыв=0 (пассивный уровень), то данные проходят через ПП и поступают на входы РВыв. Через 50 нс после декодирования адреса (формирования сигнала ВыбПУ) П устанавливает сигнал записи IOWC, по которому ДшУС вырабатывает сигнал ЗпРВыв=1 (активный уровень), записывающий данные с ВШД в РВыв и формирующий сигнал квитирования XACK, сообщающий П о завершении операции. Если сигнал XACK не поступает в П, то считается, что произошла ошибка на интерфейсе. В качестве ПП

40

Р1Вв–Выв и Р2 Вв–Выв доступны по записи и чтению со стороны П. При обра-

щенииклюбомупортунеобходимосформироватьсигналквитирования XACK (рис. 2.6).

2.2. Шина расширения ISA

Системная шина IBM PC/XT предназначена для работы с 8–разрядными микропроцессорами (МП), поэтому содержит 8 линий шины данных (D0–D7). Крометого,системнаяшинавключает 20–разряднуюшину адреса (А0–А19). Шина управления имеет линии, связанные с организацией ПДП, прерывания, доступа к портам (памяти) и т.д. Для подключения адаптеров (плат расширения) используются 62–контактные разъемы (слоты). Кроме того, синхронизация П и системной шины осуществляется от одного генератора тактовых сигналов с частотой 4,77 МГц.

Системная шина ISA (промышленная стандартная архитектура) – это 16– разрядная шина расширения, допускающая подключение как 8–разрядных, так и 16–разрядных адаптерных плат. Системная шина дополнительно содержит 36–кон- тактный разъем для расширения функциональных возможностей (увеличение линий данных, адреса, прямого доступа и прерываний). Синхронизация работы П и шины ISA выполняется асинхронно, то есть разными тактовыми частотами сигналов. Тактовая частота работы шины ISA равна 8 МГц.

Шина ISA отличается от интерфейса Multibus тем, что большое число сигналов имеет активный высокий уровень (поэтому используются обозначения А0– А23 и D0–D15 без черты над символами) и отсутствует сигнал квитирования.

Шина ISA полностью совместима с системной шиной IBM PC/XT, то есть все платы адаптеров ПУ IBM PC/XT могут быть подключены к шине ISA. Рассмотрим основные интерфейсные сигналы, необходимые для подключения адаптерных плат к шине ISA. Сигналы на линиях шины адреса А0–А23 устанавливаются