Avdeev

Рис. 5.7. Структурная схема исполнителя шины PCI

блок управления (БУ). БУ формирует сигнал строб адреса/команды (СтрА/К) по положительному фронту первого CLK установленного FRAME#, т.е. когда сигналы адреса на линиях AD(31-0) и команды на линиях C/BE(3-0)# являются стабильными. По сигналу СтрА/К происходит запоминание адреса в регистре адреса (РА) и команды в регистре команды (РК). Запоминание этой информации связано с тем, что минимальный период такта CLK равен 30 нс и для гарантированной дешифрации адреса его не хватает. Обычно на “медленных” мультиплексированных системных шинах A/D сначала дешифруют адрес, а затем запоминают результат дешифрации и младшие биты адреса, выбирающие нужные регистры в исполнителе. В схеме исполнителя дешифратор адреса (ДША) декодирует общую старшую часть адреса и формирует сигнал выбора (ВыбВУ). Кроме того, значения (0 и 1) бита адреса А2 осуществляют соответствующий выбор регистров Р1 и Р2. Биты адреса А1 и А0 с помощью дешифратора номера байта (ДшНБ) управляют разрешением передачи соответствующего байта в формате данных. Кроме того, дешифратор команд (ДшК)

111

декодирует 4-битный код команды и формирует сигнал чтения ввода/вывода (ЧтВв/Выв) или запись ввода/вывода (ЗпВв/Выв). Дешифратор управляющих сигналов (ДшУс) в соответствии с входной информацией формирует сигнал записи в Р1 (ЗпР1), чтения Р1 (ЧтР1) , ЗпР2, ЧтР2, общего чтения (ОбЧт) или общей записи (ОБЗп). Сигнал ОбЧт вырабатывается, если установлен ЧтР1 или ЧтР2. Для формированиясигналовЧтР1,ЧтР2,ЗпР1,ЗпР2внужныймоментвремениБУвырабатывает сигнал строб записи/чтения (СтрЗп/Чт), если установлены сигналы ВыбВУ, IRDY# и соответствующий импульс CLK. Передний фронт сигнала DEVSEL# устанавливаетсяодновременносфронтомсигналаВыбВУ,азаднийфронтснимается,кактолько будет снят сигнал IRDY# (см. рис. 5.2 и 5.3). При выполнении операции чтения данных сигнал TRDY# устанавливается одновременно с передачей данных от исполнителя к инициатору и сбрасывается после снятия инициатором сигнала IRDY#.

Если выполняется операция записи данных в какой-либо регистр исполнителя, то необходимо за 30 нс (до прихода данных) выполнить дешифрацию адреса (сформировать сигнал ВыбВУ).

При отсутствии возможности выполнить это условие следует на один такт задержать формирование TRDY#, т.е. ввести такт ожидания в работе инициатора. В схеме не используется приемопередатчик данных, вносящий задержку как, например, в контроллерах шины ISA, здесь вместо него применяются два формирователя (ФОР) с тремя состояниями. Кроме того, при чтении данных схема контроля (СК) формирует выходной сигнал PAR# , а при записи данных она сравнивает входной сигнал PAR# с результатом проверки принимаемых данных на четность. Если обнаружена ошибка, то устанавливается сигнал PERR#.

Стандарт шины PCI предусматривает наличие отдельного адресного пространства конфигурации, используемого специальными программами. Для выполнения автоконфигурации, обработки катастрофических ошибок, инициализации устройств и мостов, подключенных к шине PCI, каждому устройству отводится 256байтная память, имеющая следующий формат заголовка конфигурации (рис. 5.8).

В формате заголовка первые 16 байтов являются стандартными для PCI устройств, а следующие 48 байтов могут иметь различные размещения в зависимости от базовых функций этих устройств. Специфические (произвольные) сведения об устройствах записываются в байтах памяти конфигурации в диапазоне 64-256.

112

Рис. 5.8. Формат заголовка конфигурации

Идентификаторы устройства и изготовителя определяют соответственно тип (номер) устройства и его изготовителя.

В поле состояния (16-битном регистре состояния) отмечаются события, происходящие на шине PCI, например, установка устройством сигнала SERR# (системная ошибка), обнаружение устройством ошибки паритета (PAR), завершение целью транзакции с ошибкой (адресат-аборт), завершение мастером операции, на которую не отвечает цель (мастер-аборт) и т.д. Транзакция – событие на шине, состоящее из фазы адреса и одной или нескольких фаз данных.

113

Поле команды (16-битный регистр команды) выполняет некоторое управление работой устройства и использует младшие 10 битов, в которых разрешаются или запрещаются доступы к вводу-выводу, шине PCI, памяти, регистрам палитры видеоадаптера типа VGA и задаются другие функции управления.

Кодыклассаустройствсодержаткодыбазовогокласса(старшиебайтысосмещением 0Bh), которые на крупном уровне определяют классы устройств.

Различают следующие классы устройств и их коды: контроллеры запоминающих устройств (01h), сетевые контроллеры (02h), дисплейные адаптеры (03h), мультимедийные устройства (04h), контроллеры памяти (05h) и мосты (06h).

Средний байт (смещение 0Аh) кода класса содержиткод подклассаустройств. Например, для базового класса 01h контроллеру SCSI соответствует подкласс 00h, контроллеру IDE – подкласс 01h, контроллеру гибкого диска – подкласс 02h и т.д.

Младший бит (смещение 09h) определяет интерфейс программирования на уровне регистра. Обычно этот байт равен 00h.

Базовый класс мостов (код 06h) имеет следующие подклассы: главный мост

(00h), ISA мост (01h), EISA мост (02h), MC мост (03h), PCI-PCI мост (04h) и пр.

Номер версии задается изготовителем и может рассматриваться расширением номера устройства. Управление встроенным тестом, если он есть, осуществляется содержимым соответствующего регистра формата заголовка конфигурации. Кроме того, в этом регистре отмечаются результаты тестирования (биты завершения).

Тип заголовка указывает, является ли данное устройство однофункциональным или многофункциональным и определяет структуру всех остальных байтов формата заголовка, начиная с адреса 10h. Для приведенного формата заголовка код типа заголовка равен 00h.

Таймер, входящий в состав заголовка, подсчитывает число тактов шины PCI и определяет время, выделенное мастеру, для освобождения шины при наличии других запросов на захват шины.

Размер КЭШ задается числом 32-битных данных и необходим с целью определения границы пакетной передачи данных.

Базовые адреса позволяют определить наличие различных устройств, присоединяемых к шине PCI, объем используемой памяти, адресное пространство контроллеров ввода/вывода. Шесть 32-битных регистров отведены под базовые адреса,

114

начиная со смещения 10h. Бит 0 в базовых регистрах указывает на его отношение к памяти (0) или вводу/выводу (1). В базовом регистре памяти указывается расположение базового адреса, например, в 32-битных или 64-битных адресных пространствах и значение базового адреса. Значение базового адреса ввода/вывода хранится в соответствующем регистре базового адреса с битом 0, равным 1.

Смещение 30h указывает на базовый адрес расширения ПЗУ и разрешение дешифрации адреса.

Регистр установки таймера (2 байта) предназначен для задания длительности пакетного периода и частоты доступа к шине PCI. В регистре вывод прерывания (8 бит) определяется, какой сигнал прерывания используется устройством, например, значение 1 соответствует сигналу INTA#, значение 2 – сигналу INTB# и т.д. Регистр линии прерывания хранит информацию о соединении вывода прерывания устройства со входом системного контроллера прерывания, т.е. сообщается номер запроса системного контроллера прерывания.

Выбор адресного пространства конфигурации любого устройства PCI выполняется с помощью интерфейсного сигнала IDSEL. Сигнал IDSEL формирует главный мост (дизайнер системы) или мост PCI-PCI и этот сигнал достоверен (устойчив) только в первом такте CLK установки сигнала FRAME# (в фазе адреса) при выполнении команды конфигурации. Для расширения числа подключаемых к шине устройств предусмотрена возможность соединения вывода IDSEL через резистор с одной из старших адресных линий (не используемых при доступе к памяти конфигурации) для выбора соответствующего устройства PCI. Каждый сигнал IDSEL выбирает соответствующее ему устройство PCI.

Временная диаграмма чтения памяти конфигурации представлена на рис. 5.9.

115

CLK

FRAME#

AD

C/BE#

IRDY#

TRDY#

* - неопределенное состояние

Рис. 5.9. Чтение памяти конфигурации

ТаккакшиныPCIмогутбытьиерархическоготипа,состоящегоизнескольких шин, разделенных мостами, то предусмотрены 2 типа доступа (041) со стороны моста (главного или PCI-PCI) к устройствам (целям) PCI. При доступе типа 0 (в пределах одной шины PCI) мост содержит два порта: 32-битный регистр адреса конфигурации (CF8h) и 32-битный регистр данных конфигурации (CFCh), с помощью которых выполняется обращение к памяти конфигурации устройства PCI. В регистре адреса конфигурации биты D1D0, равные значениям 00, определяют тип доступа 0. Биты D7-D2 задают номер регистра памяти конфигурации, биты D10-D8 – номер функции, если устройство PCI многофункциональное, и биты D15-D11 – номер устройства PCI, который может быть преобразован только в одно единичное значение в фазе адреса на одной из линий AD31-AD11 (сигнал IDSEL). На рис. 5.10 представлена схема трансляции содержимого регистра адреса конфигурации (РАК) на линии AD(31-0) шины PCI.

Доступтипа1(доступкустройству надругойшине)определяетсязначениями битов D1 D0, равными 01. При этом обращении используются в регистре PAR биты D23-D16, предназначенные для выбора одной из 128 шин системы.

116

РАК

бит разрешения

Шина AD PCI

Рис 5.10. Схема трансляции содержимого РАК на шину AD

Разъем шины PCI показан на рис. 5.11, в котором для удобства размещения номера выводов представлены в двух колонках.

117

Примечание: *12,13 – ключ для 3,3 В; **50,51 – ключ для 5 В. Рис. 5.11. Разъем шины PCI

118

5.3. Контроллер PCI 9060

Для подключения ПУ к шине PCI фирмой PLX Technology разработан однокристальный контроллер PCI9060 широкого назначения. На рис. 5.12 показана общая схема подключения необходимых компонентов к PCI 9060.

Шина PCI

ППЗУ

Рис. 5.12. Общая схема подключения компонентов к PCI 9060

PCI 9060 выполняет режим мастера или исполнителя и предназначен для сопряжения с ПУ, в качестве которых могут быть использованы адаптеры (периферийные процессорные системы). Скорость передачи данных в режиме мастер равна 132 Мбайт/с.

PCI 9060 поддерживает 32-, 16или 8- битные раздельные или мультиплексные локальные шины. К шине PCI контроллер подключается без использования внешних формирователей и может устанавливать от нескольких источников запрос на прерывание по шине PCI или по локальной шине, работающей асинхронно по отношению к шине PCI, кроме того, к контроллеру через последовательный интерфейс подключается ППЗУ для передачи информации о конфигурации и инициализации микросхемы PCI 9060, выполненной по технологии КМОП и имеющей 208выводной пластиковый корпус типа QFP.

На рис. 5.13 изображена структурная схема контроллера PCI 9060. Структурная схема содержит два независимых каналов DMA (канал 0 и канал

1), предназначенных для взаимодействия с периферийной памятью. PCI 9060 ис-