Проектирование запоминающих устройств

Проектирование ПЗУ и ОЗУ осуществляется на основе ИМС ЗУ с накопителями соответствующего типа. При этом в состав ЗУ в общем случае входят несколько ИМС накопителей. Обобщенная схема ЗУ приведена на рис. 3.51.

Количество N ИМС, необходимых для построения ЗУ, определяется требуемым объемом памяти V_mem в байтах и объемом накопителя V₀ в используемой ИМС в соответствии с формулой N = 1 + ent(V_mem 1)/V₀.

Рис. 3.51. Обобщенная схема запоминающего устройства

Все ИМС накопителей (DD1DDN) объединены по входам адреса, обращения и выводам данных. При этом входы адреса через буфер адреса BA подключаются к младшим линиям входной шины адреса, входы разрешения выхода  к линии , а вход записи /R  к линии шины управления МПС. Выводы данных ИМС накопителей через буфер данных BD подключаются к шине данных МПС. Буферы адреса и данных служат для приведения нагрузки со стороны проектируемого ЗУ на каждую линию системной шины к единственному входу.

Буфер адреса BA является однонаправленным и не требует никакого управления. Он может быть реализован либо на регистрах ИР82, либо на буферах ВА86 в соответствующем включении.

Буфер данных BD является двунаправленным и требует управления выборкой и направлением передачи. При этом буфер данных включается таким образом, чтобы при отсутствии обращений к ЗУ он был подключен к шине данных входами и лишь при выполнении операции чтения разворачивался к ней выходами. Это упрощает согласование ЗУ с шиной при различных переключениях.

Для выбора одной из множества параллельно включенных ИМС накопителей служит адресный дешифратор, декодирующий старшие разряды входной шины адреса. Вход выборки этого дешифратора совместно с входом выборки буфера данных являются входом выборки _A ЗУ в целом.

Если быстродействие используемых ИМС накопителей недостаточно для работы в темпе процессора, то в состав ЗУ должен включаться одновибратор S, предназначенный для формирования флага готовности к обмену. Этот одновибратор возбуждается сигналом выборки ЗУ и формирует импульс с нулевым уровнем активности, длительность которого определяется временем выборки адреса ИМС накопителей. Флаг готовности ЗУ должен подключаться к входу READY процессора, что обеспечит введение для МП состояний ожидания на требуемый интервал времени при каждом обращении к ЗУ.

Схема, приведенная на рис. 3.51, полностью соответствует схеме ОЗУ. Схема ПЗУ является частным случаем этой схемы. Действительно, в ней не будет использоваться лишь сигнал записи , т. к. операция записи недопустима для ПЗУ.

При построении ОЗУ на ИМС К537РУ8, не имеющих входа разрешения выхода , схема по рис. 3.51 должна быть несколько изменена. Изменение заключается в том, что выборка адресного дешифратора DC и буфера данных BD должна осуществляться сигналом CS, сформированным по формуле CS = CS_A·(MEMR  MEMW).

В простейшем случае (при условии соблюдения гальванического и емкостного согласования ЗУ с системной шиной МПС) буферы адреса и данных могут отсутствовать.