3.5.1. Схемотехническое проектирование процессора

В однопроцессорных вычислительных системах используется минимальный режим работы МП ВМ86/ВМ88. В этом случае в состав процессора, кроме МП, должны входить ГТИ ГФ84, адресный регистр-защелка, шинные буферы и дешифратор управляющих сигналов. Все элементы, необходимые для построения процессора, были рассмотрены ранее.

Схема простейшего процессора на базе МП ВМ86 имеет вид, приведенный на рис. 3.46.

Схема процессора на базе МП ВМ88 практически идентична и отличается лишь отсутствием сигнала и однобайтной шириной шины данных D7D0, что требует использования одного, а не двух шинных буферов ВА86 в шине данных.

Задающий генератор SG обеспечивает формирование сигнала синхронизации CLK. В качестве времязадающего элемента используется кварцевый резонатор BQ, рабочая частота которого должна быть в 3 раза выше требуемой частоты синхронизации системы. Последовательно с кварцевым резонатором включается конденсатор C1, служащий для компенсации индуктивности резонатора и снятия с него постоянной составляющей напряжения.

Для обеспечения запуска программы с начального адреса при включении МПС используется RC-цепь автоматического сброса, состоящая из элементов R2, C2. Постоянная времени этой цепи выбрана из условия получения требуемой длительности первоначального сигнала сброса (не менее 50 мкс). Сигнал сброса приводит МП в начальное состояние. При этом сбрасываются в нулевое состояние указатель команд IP, регистр флагов и все сегментные регистры, кроме CS. Сегментный регистр CS устанавливается в единичное состояние, и поэтому первый адрес, появляющийся на шине адреса имеет значение FFFF0h. При сбросе все трехстабильные выходы МП переводятся в высокоимпедансное, а двустабильные  в пассивное состояние. Кнопка "Сброс" служит для перезапуска системы по желанию оператора. Диод VD обеспечивает быстрый разряд конденсатора C2 и восстановление исходного состояния цепи автоматического сброса при пропадании напряжения питания +5В. В результате этого при кратковременном пропадании питающего напряжения обеспечивается перезапуск программы с начального адреса.

Резистор R1 является общей нагрузкой для всех схем формирования сигнала готовности различных внешних устройств. Сигнал готовности READY применяется для взаимодействия с памятью и УВВ, которые не могут передавать информацию c максимальной пропускной способностью шины МП. При недостаточном быстродействии эти устройства должны формировать нулевой уровень сигнала готовности, что вызовет введение состояния ожидания Tw в МП. О своей готовности к обмену информацией внешние устройства сообщают МП путем установки единичного уровня сигнала READY. После этого МП выходит из состояния ожидания и завершает обмен информацией с ними. В зависимости от состава и сложности МПС имеются два варианта формирования сигнала готовности READY.

Рис. 3.46. Схема процессора:

BQ  Резонатор кварцевый 15 Мгц; R1,R3  Резистор С2-23-0,125-1кОм10%;

C1  Конденсатор КМ-5б-П33-10пФ5%; R2  Резистор С2-23-0,125-100кОм10%;

C2  Конденсатор К-53-14-16В-10мкФ20%; VD  Диод КД522

Классическим вариантом формирования сигнала готовности, пригодным для систем любой сложности, является вариант "нормально неготовой системы". В этом случае в исходном состоянии (с начала такта обращения к некоторому устройству) сигнал READY должен поддерживаться на нулевом уровне, и лишь при полной готовности внешнего устройства к обмену он принимает единичное значение. Это обеспечивается с помощью логической схемы, входными сигналами которой являются сигнал адреса, сигнал обращения (IOR, IOW или MEMR, MEMW) и флаг готовности устройства. Для достижения максимальной производительности системы устройства, которые могут работать без введения состояний ожидания, должны формировать сигнал READY = 1 не позднее, чем за 35 нс до нарастающего фронта сигнала синхронизации CLK в такте T3 (при F_CLK = 5МГц). Невозможность своевременного реагирования в этом случае приведет лишь к введению одного или нескольких состояний ожидания Tw, т. е. к некоторому уменьшению производительности без нарушения работоспособности МПС.

Вторым вариантом формирования сигнала готовности является вариант "нормально готовой системы". В этом случае предполагается, что все устройства системы могут работать в темпе процессора. В исходном состоянии сигнал READY должен поддерживаться на единичном уровне, и лишь устройства, не обладающие достаточным быстродействием, должны формировать сигнал READY = 0 к концу такта T2 (не позднее, чем за 120 нс до нарастающего фронта сигнала синхронизации CLK в такте T3), чтобы гарантировать введение состояния ожидания. Невозможность своевременного реагирования в этом случае приведет к выполнению обмена информацией с неготовым устройством и нарушению работоспособности системы в целом. Такая реализация характерна для простых МПС и требует тщательного анализа временных диаграмм всех устройств системы. Однако достоинством этой реализации является простота формирования сигнала готовности.

Дешифратор DC служит для формирования сигналов управления системной шиной. В качестве его может использоваться практически любой дешифратор (например, К555ИД7). При необходимости шина управления может быть буферизирована с помощью шинного буфера ВА86.

Регистр RGA одновременно служит для демультиплексирования шины адреса/данных МП и буферирования шины адреса МПС. Он состоит из трех регистров-защелок ВА86 и обеспечивает хранение адреса в течение всего цикла шины МП.

Буфер данных BD служит для буферирования шины данных и обеспечивает двунаправленную передачу информации между процессором и другими устройствами системы: памятью и интерфейсом МПС.

Для увеличения пропускной способности системной шины процессора каждая выходная линия шин адреса, данных и управления должна быть подключена к средней точке делителя напряжения, включенного между шиной питания +5В и общим проводом. При этом резистор, подключенный к цепи +5В должен быть 680 Ом, а резистор, подключенный к общему проводу  750 Ом.