- •Розділ 1. Елементи алгебри-логіки
- •1:1 Релейні та логічні елементи. Їх характерні особливості. Узагальнена схема та особливості релейного пристрою.
- •1:2 Визначення логічної змінної та логічної функції. Таблиця істинності.
- •1:3 Конституенти одиниці та нуля. Основні логічні функції.
- •1:4 Основні закони алгебри-логіки (без доведення).
- •1:5 Диз’юнктивна нормальна форма та довершена диз’юнктивна нормальна форма. Їх властивості.
- •1:6 Кон’юнктивна нормальна форма та довершена кон’юнктивна нормальна форма. Їх властивості.
- •1:7 Функції однієї змінної.
- •Розділ 2. Синтез однотактних схем
- •2.1 Алгоритм синтезу однотактних схем за допомогою таблиць істинності і карт Карно.
- •2.3 Синтез схеми перетворення коду Грея у двійковий код
- •2.4 Синтез схеми перетворення двійкового коду у двійково-десятковий.
- •2.5 Застосування постійних запам’ятовуючих пристроїв для реалізації комбінаційних функцій.
- •Розділ 3. Синтез багатотактних схем
- •3.1 Таблиця переходів, як змістовний опис роботи багатотактної схеми.
- •3.2 Послідовність синтезу багатотактної схеми на основі таблиць переходів і карт Карно.
- •3.5 Змагання в безконтактних схемах і способи запобігання їм.
- •3.6 Особливості синтезу схем методом таблиць переходів і карт Карно з технологічними затримками.
- •3.7 Схема і принцип дії тактового розподільника
- •3.8 Математичний опис роботи схеми керування на основі тактового розподільника.
- •3.9 Алгоритм синтезу схеми керування на основі тактового розподільника.
- •3.10 Циклограми, як графічний метод зображення умов роботи схеми. Основні поняття та визначення.
- •3.11 Алгоритм складання рівняння для вихідного елемента на основі методу циклограм.
- •3.12 Сутність та приклад першої перевірки реалізованості циклограми.
- •3.13 Сутність та приклад другої перевірки реалізованості циклограми.
- •3.15 Уведення самоблокування для циклограм, що мають кілька періодів вмикання.
- •3.17 Загальні відомості про тригери. Подання умов роботи схеми за допомогою графу переходів. Основні поняття та визначення.
- •3.18 Послідовність синтезу багатотактних схем на основі rs-тригерів.
- •3.19 Запис умов вмикання та вимикання тригерів за відомим графом переходів.
- •3.20 Особливості синтезу синхронних багатотактних багатовходових схем.
- •3.21 Особливості синтезу синхронних одновходових схем.
- •3.22 Будова і принцип дії мультиплексора-селектора.
3.7 Схема і принцип дії тактового розподільника
Схему автоматичного керування побудовано на основі тактового розподільника. Тактовий розподільник – це ряд з’єднаних певним чином одна з одною схем пам’яті.Схему пам’яті , побудовану на елементах I–HI, показано на рис. 3.28, а.Це RS-тригер з інверсними входами.на рис б-на елементах АБО-НІ.
У тактовому розподільнику схеми пам’яті з інверсними входами з’єднуються між собою так: інверсний вихід наступної пам’яті подається на вхід «Скидання» попередньої пам’яті, а прямий вихід попередньої пам’яті через схему I – HI – на вхід «Умикання» наступної пам’яті (рис. 3.29). Під час вмикання пам’яті Рі її вихідний сигнал рі = 1. Цей сигнал надходить на один з входів схеми І – НІі + 1, тому з надходженням сигналу аі + 1 = 1 сигнал на виході схеми І – НІі + 1 набуває значення 0, пам’ять Рі+1 вмикається, скидає попередню пам’ять Рі і одночасно дозволяє вмикання наступної пам’яті
кіл взаємного скидання схем пам’яті призводить до того, що в будь-який момент часу буде ввімкнутою тільки одна схема пам’яті, а всі інші – зимкнутими (скинутими). У разі вмикання напруги живлення схема пам’яті набуває довільного стану. Тому необхідно передбачити установлення усіх схем пам’яті у вихідний стан. Для цього, якщо схему пам’яті побудовано на елементах І–НІ, достатньо короткочасно подати сигнал 0 на вхід «Скидання» для встановлення пам’яті в нуль (пам’ять скинуто) або на вхід «Умикання» для встановлення пам’яті в одиницю (пам’ять ввімкнено). В одиницю встановлюється пам’ять, що відповідає вихідному стану схеми, а всі інші схеми пам’яті встановлюються в нуль. Для схем, побудованих на елементах АБО – НІ, установчим сигналом є
сигнал 1.
3.8 Математичний опис роботи схеми керування на основі тактового розподільника.
Робота схеми пам’яті описується формулою
де f i ` – умови вмикання пам’яті; f i `` – умови скидання пам’яті. Кількість схем пам’яті в тактовому розподільнику беруть рівною кількості тактів схеми, тому цикл роботи схеми заздалегідь розподіляється на такти. Cинтез схеми керування по суті зводиться до визначення умов вмикання і скидання схем пам’яті, з яких складається схема тактового розподільника. Після цього визначаються формули для вихідних сигналів схеми як функції вихідних сигналів схем пам’яті. Пам’ять першого такту у вихідному стані встановлюється в одиницю, тому робота схеми пам’яті цього такту описується формулою
де а1 – сигнал або функція, що дає команду на початок першого такту; ро –
сигнал, що визначає стан схеми пам’яті останнього такту; k – сигнал (установчий імпульс) установлення схеми пам’яті у вихідний стан із вмиканням напруги живлення; р1, р2 – сигнали, що визначають стани першої та другої схем пам’яті.
Решта схем пам’яті описується формулою
де і – номер такту ( i =1); i a – сигнал або функція, що дає команду на початок і-го такту; рі, рі-1, рі+1 – сигнали, що визначають стани і-ї , попередньої та наступної схем пам’яті відповідно.
Труднощі зазвичай виникають під час визначення сигналу або функції, що визначають початок першого такту. Щоб правильно визначити цю функцію, треба мати на увазі, що пам’ять першого такту встановлюється в одиницю сигналом k з умиканням напруги живлення, а надалі командою на початок першого такту будуть умови, що виникають в кінці останнього такту, тобто останній такт слід розглядати як попередній для першого.Умови роботи схеми подають у вигляді таблиці
Номер такту |
Найменування такту |
Функція, що визначає початок такту |
Вихідний сигнал, що дорівнює одиниці в такті |
1 |
Вихідний стан |
а1 |
- |
2 |
… |
а2 |
F1 |
Формули для вихідних сигналів схеми записуються у вигляді логічної суми вихідних сигналів схем пам’яті тих тактів, у яких вихідний сигнал схеми дорівнює одиниці.
Формули для вихідних сигналів визначають як функції сигналів рі відповідно до таблиці. Для синтезу схем на основі тактового розподільника вихідні сигнали схем пам’яті є по суті проміжними змінними, тобто цей метод синтезу відрізняється від інших максимально можливою кількістю проміжних змінних і внаслідок цього – найпростішими виразами для вихідних сигналів схеми.