- •1. Микропроцессоры. Основные определения, классификация, закономерности развития, области применения, обобщенная структура.
- •2. Арифметико-логическое устройство (алу).
- •3. Организация цепей переноса в пределах секции алу. Наращивание разрядности, схема ускоренного переноса.
- •Последовательный перенос.
- •Параллельный перенос.
- •4. Регистровое алу - базовая структура микропроцессора. Варианты построения регистровых структур. Задача управления и синхронизации.
- •7. Устройство микропрограммного управления. Структура, способы формирования управляющих сигналов, адресация микрокоманд.
- •9. Структурные конфликты и способы их минимизации. Конфликты по данным, остановы конвейера и реализация механизма обходов.
- •10. Сокращение потерь на выполнение команд перехода и минимизация конфликтов по управлению.
- •11. Классификация систем памяти по скорости обмена с алу. Принципы организации кэш-памяти.
- •3 Способа копирования из озу в кэш:
- •13. Основные режимы функционирования микропроцессорной системы. Выполнение основной программы, вызов подпрограмм.
- •14. Основные режимы функционирования микропроцессорной системы. Обработка прерываний и исключений.
- •15. Системы с циклическим опросом. Блок приоритетных прерываний.
- •16. Обмен информацией между элементами в микропроцессорных системах. Режим прямого доступа к памяти. Арбитр магистрали.
- •17. Синхронный и асинхронный обмен информацией микропроцессора с внешними устройствами. Временные диаграммы и базовые микропрограммы обмена информацией.
- •18. Классификация архитектур современных микропроцессоров. Архитектуры с полным и сокращенным набором команд, суперскалярная архитектура.
- •19. Классификация архитектур современных микропроцессоров. Принстонская (Фон-Неймана) и гарвардская архитектуры.
- •20. Структура современных 8-разрядных микроконтроллеров с risc-архитектурой.
- •21. Процессоры цифровой обработки сигналов: принципы организации, обобщенная структура.
- •22. Структура процессов общего назначения на примере процессоров Intel p6.
- •23. Классификация архитектур параллельных вычислительных систем. Системы с разделяемой общей памятью.
- •24. Классификация архитектур параллельных вычислительных систем. Системы с распределенной памятью.
- •25. Обобщенная архитектура параллельных вычислительных систем. Системы с программируемой структурой.
- •26. Векторные и конвейерные вычислительные системы
- •27. Матричные вычислительные системы.
- •28. Машины, управляемые потоком данных. Принципы действия и особенности их построения. Графический метод представления программ.
- •29. Систолические вычислительные системы.
- •30. Кластерные вычислительные системы.
27. Матричные вычислительные системы.
Особенность: множественная синхронная обработка данных. Матрица состоит из большого количества идентичных процессорных элементов. ПЭ управляются единым УУ. Основные причины возникновения: синхронная организация позволяет наилучшим образом использовать пропускную способность коммутатора + проще и дешевле.
Основные компоненты:
-процессорные элементы (ПЭ)
-модули памяти (МП)
-коммутирующая сеть
-локальное УУ
-общее УУ
Наиболее простой пример (см. рис.): она включает в себя набор ПЭ, каждый из которых связан со своим МП, в этом случае коммутирующая сеть распределена между каждым ПЭ.
Более распространенная система (см. рис.): ПЭ может быть связан с любым МП.
Особенности УУ:
-высокое быстродействие
-наличие многомодульной оперативной памяти большого объема
Первое связано с необходимостью обработать много команд, второе – с тем, что в операционной памяти хранятся программы + большие объемы данных.
УУ выбирает из операционной памяти очередную команду, декодирует, и вычислительные команды поочередно отправляются на выполнение к ПЭ. Команды переходов выполняются самим УУ с учетом результатов предыдущей операции. ПЭ однородны, представляют собой АЛУ+УУ. УУ непосредственно декодирует команду, формирует признаки результатов выполнения. Операция выполняется над данными, находящимися в регистровой памяти. Асинхронных действий здесь не может быть: ПЭ может не выполнить текущую операцию. Но не может не выполнить операцию, отличную от той, что выполняют все ПЭ матрицы.
Неоднократно возникала необходимость иметь независимое ветвление для каждого процессорного элемента. В простейшем случае предлагается маскировать работу 1го или нескольких ПЭ, т.е. в структуру команды добавляется флаг, показывающий необходимость выполнения команд. Т.е. здесь все синхронно.
Альтернативы по управлению:
-полная процессорная независимость – форма глобального управления, которая инициализирует, останавливает и синхронизирует ПЭ. При этом каждый ПЭ имеет свой блок команд, независимо декодирует и выполняет команды. Недостаток: сложно все синхронизировать
-система с микропрограммами – первый уровень управления – общий – декодирование команд и транслирование в матрицу. Здесь же происходит синхронизация матрицы. На более низком уровне процессор интерпретирует команду, организует ветвление и т.д.
. Организация памяти в матричной системе:
А41 42 |
А42 43 |
А43 44 |
А44 41 |
А31 33 |
А32 34 |
А33 31 |
А34 32 |
А21 24 |
А22 21 |
А23 22 |
А24 23 |
А11 |
А12 |
А13 |
А14 |
В этом примере мы говорим об обработке матрицы 4*4, она распределена на 4 банка, в каждом банке – столбец, такой способ адресации позволяет без конфликтов обращаться к строкам, но не к столбцам. Решение: применение ассиметричных схем хранения данных (вторые цифры). Эта схема позволяет бесконфликтно обращаться к строкам и столбцам, но не диагоналям. Существует множество разных вариантов ассиметричных схем хранения. В частности такая – количество банков было простым числом (например, 5)
А44 |
X |
A14 |
A24 |
A34 |
A33 |
A43 |
X |
A13 |
A23 |
A12 |
A32 |
A42 |
X |
A12 |
A11 |
A12 |
A13 |
A14 |
X |
По вертикали – адрес ячейки, по горизонтали – модуль памяти.
Сети коммутации:
-без межпроцессорного коммутатора
-с коммутатором
Пример (см рис) ПЭ размещены в узлах квадратной решетки, каждый элемент связан с 4мя другими. Возможны другие варианты схемы. Рассчитана на 256 ПЭ, разбитых на 4 матрицы 8*8. Известно, что матрицы в 600-800 элементов она обращает за 1 секунду. Систему предполагалось разделить на 4 квадранта: 64 МП и 64 ПЭ. Они объединены сетью типа гиперкуб. 1 квадрант должен был выполнять 1 векторную операцию. В дальнейшем предполагалось сделать на 256 (не сделали).
Матричная система ориентирована на узкий круг пользователей. Несмотря на неоднозначную оценку эффективности данной системы, она применялась на практике решения сложных аэродинамических задач. Создана большая техническая база по коммутации сложных опреций для вычислений.