МИНИСТЕРСТВО СВЯЗИ И ИНФОРМАТИЗАЦИИ

РЕСПУБЛИКИ БЕЛАРУСЬ

Учреждение образования

«ВЫСШИЙ ГОСУДАРСТВЕННЫЙ КОЛЛЕДЖ СВЯЗИ»

Кафедра информатики и вычислительной техники

Цифровые и микропроцессорные устройства

Конспект лекций

для студентов специальностей

2–45 01 03 – Сети телекоммуникаций,

2–45 01 02 – Системы радиосвязи, радиовещания и телевидения

В 5 частях

Часть 2

Функциональные узлы комбинационных цифровых устройств

Минск

2011

УДК 81.332

ББК 32.97

Ц 75

Рекомендовано к изданию

кафедрой информатики и вычислительной техники

03 Ноября 2011 г., протокол № 3

Составитель

В. И. Богородов, преподаватель высшей категории кафедры информатики и вычислительной техники

Рецензент

Е. В. Новиков, канд. техн. наук, доцент

кафедры информатики и вычислительной техники,

Ц75

Цифровые и микропроцессорные устройства : конспект лекций для студентов специальностей 2-45 01 03 – Сети телекоммуникаций, 2-45 01 02 – Системы радиосвязи, радиовещания и телевидения. В 5 ч. Ч. 2: Функциональные узлы комбинациооных цифровых устройств / сост. В. И. Богородов. – Минск : УО ВГКС, 2011. – 59 с. ISBN Рассматриваются общие принципы построения комбинационных цифровых устройств, способы схемотехнической реализации логических функций, а также узлы комбинационных цифровых устройств. Предназначено для студентов и преподавателей колледжа. УДК 81.332 ББК 32.97

ISBN

© Учреждение образования

Высший государственный

колледж связи, 2011

ВВЕДЕНИЕ

Во второй части конспекта лекций рассматриваются общие принципы построения комбинационных цифровых устройств (КЦУ), а также способы борьбы с «опасными состязаниями» и способы схемотехнической реализации логических функций.

Приводятся условные графические обозначения (УГО) типовых узлов КЦУ по ГОСТ 2.743-91 ЕСКД, указывается их определение, назначение, принцип построения и работы.

Общие принципы построения комбинационных цифровых устройств. Способы борьбы с «опасными состязаниями»

Как известно, функциональные узлы цифровых устройств (ЦУ) делятся на комбинационные и последовательностные. Выходные сигналы КЦУ зависят только от текущего значения входных сигналов (аргументов). Предыдущие значения аргументов значения не имеют. При поступлении входных сигналов в КЦУ начинаются переходные процессы. После их завершения на выходах КЦУ устанавливаются выходные сигналы, на которые характер переходных процессов влияния не оказывает. С этой точки зрения переходные процессы в КЦУ не опасны. Но в цифровых устройствах КЦУ работают совместно с ПЦУ, что кардинально меняет ситуацию. Во время переходных процессов на выходе КЦУ появляются временные сигналы, не предусмотренные таблицей истинности и называемые рисками. После окончания переходных процессов они исчезают, и выходные сигналы КЦУ приобретают значения, предусмотренные логическими функциями, описывающими работу устройства. Однако во время переходных процессов риски могут быть восприняты элементами памяти ПЦУ, необратимое изменение состояния которых может радикально изменить работу цифрового устройства, несмотря на исчезновение сигналов рисков на выходах КЦУ после завершения переходных процессов. Это явление называется «опасными состязаниями» и появляется из-за того, что к выходному логическому элементу сигналы поступают не одновременно из-за различных задержек сигналов в разных цепях схемы.

Различают статические и динамические риски. Статические риски – это кратковременное изменение сигнала, который должен был бы оставаться неизменным (единичным или нулевым). Если согласно логике работы КЦУ состояние выхода должно измениться, но вместо однократного перехода происходят многократные, то имеют место динамические риски. При динамических рисках первый и последний переходы всегда совпадают с алгоритмическими, предусмотренными логикой работы схемы. Статические риски такого свойства не имеют и считаются более опасными.

Простейший пример на рисунке 1 соответствует выработке функции «константа 1» по формуле . В статике при любом значении x на одном из входов элемента И-НЕ имеется логический нуль, обеспечивающий единичное значение на выходе. При переходных процессах возможен статический риск.

Рисунок 1 – Логическая схема, поясняющая механизм возникновения статического риска в КЦУ (а) и временные диаграммы ее работы (б, в и г)

Окончание рисунка 1

Не учитывая задержку элемента 3, которая здесь не играет роли, рассмотрим временные диаграммы переходных процессов для случаев равенства задержек элементов 1 и 2 (рисунок 1 а), а также их неравенства, показанные на рисунке 1 в и г. Из временных диаграмм следует, что при различных задержках элементов возникает статический риск после положительного или отрицательного перепада входного сигнала в зависимости от того, задержка какого элемента больше.

Для исключения возможных сбоев в работе ЦУ из-за «опасных состязаний» имеются два пути.

Первый путь состоит в синтезе схем, свободных от рисков, и требует сложного анализа процессов в схеме и введения избыточных логических элементов для выравнивания задержек в различных цепях схемы с целью исключения рисков. Этот путь редко используется на практике.

Второй путь, основной для современной цифровой схемотехники, предусматривает запрещение восприятия сигналов КЦУ элементами памяти ПЦУ на время переходных процессов. Прием информации с выходов разрешается только специальным сигналом синхронизации, подаваемым на элементы памяти после окончания переходных процессов в КЦУ. Таким образом, исключается воздействие ложных сигналов на элементы памяти. Такие ЦУ называются синхронными.

Для определения временного интервала, на котором проходят переходные процессы, следует оценить задержки на путях распространения сигналов от входов к выходам КЦУ. В общем случае нужно оценить задержку сигнала на самом коротком и на самом длинном путях.

Способы схемотехнической реализации логических функций

Схемотехническая реализация логических функций возможна различными способами. В современной цифровой схемотехнике имеются следующие средства:

• логические блоки, собираемые из логических элементов некоторого базиса (SLC, Small Logic Cells). Синтез КЦУ на логических блоках SLC является самым традиционным и изученным (термином «вентиль» называют базовые логические элементы, например, элементы И-НЕ с двумя-тремя входами);

• логические блоки в виде последовательности матриц логических элементов И и ИЛИ (PLA, Programmable Logic Array; PAL, Programmable Array Logic). Логические блоки с матрицами элементов И и ИЛИ воспроизводят системы логических функций и имеют параметры: число входов (число аргументов воспроизводимых функций), число выходов (число функций) и число термов (конъюнкций). Если сложность логической функции превышает возможности логического блока, то функцию следует минимизировать с целью сокращения числа термов;

• универсальные логические блоки на основе мультиплексоров (рассмотрены ниже после ознакомления с мультиплексорами);

• логические блоки табличного типа (LUT_S, Look-Up Tables). В этом случае совершенная дизъюнктивная нормальная форма (СДНФ) является окончательным выражением логической функции. Табличный блок представляет собой память, в которой имеется столько ячеек, сколько необходимо для хранения всех значений функций, т.е. 2ⁿ, где n – число аргументов функции. Набор аргументов является адресом той ячейки, в которой хранится значение функции на этом наборе. СДНФ как раз и содержит все адреса, по которым нужно хранить единичные значения функции. Если логическая функция выражена в какой-либо сокращенной форме, то ее следует перевести в СДНФ. Если требуется воспроизвести n функций, то в каждой ячейке следует хранить n бит (по одному биту для каждой функции).

Дешифраторы

Дешифратором называется КЦУ, которое служит для преобразования n-разрядов слов из двоичного позиционного кода в двоичный унитарный код. Унитарным называется двоичный код, в котором каждое слово содержит единицу только в одном из своих разрядов, а в остальных разрядах имеет нули. Таким образом, в зависимости от входного двоичного кода на выходе дешифратора возбуждается одна и только одна из выходных цепей.

Из сказанного следует, что двоичный дешифратор, имеющий n входов, должен иметь 2ⁿ выходов. Такой дешифратор называется полным. Если часть входных наборов не используется, то дешифратор называется неполным, и у него число выходов меньше 2ⁿ. Например, неполный дешифратор имеющий четыре входа и десять выходов, называется десятичным. Такой дешифратор является частным случаем полного двоичного дешифратора на четыре входа и шестнадцать выходов и выполняет дешифрацию двоичнокодированных десятичных цифр.

Принцип построения двоичных дешифраторов рассмотрим на примере синтеза полного дешифратора на два входа (n = 2). Условное графическое обозначение (УГО) такого дешифратора со входом разрешения представлено на рисунке 2.

Рисунок 2 – Условное графическое обозначение двоичного дешифратора со входом разрешения

УГО дешифратора представляет собой прямоугольник с буквами DC во внутреннем поле (от англ. Decoder). Входы дешифратора принято обозначать их двоичными весовыми коэффициентами, следовательно, на вход x₁ подается младший разряд (МР) входного слова. Кроме информационных входов дешифратор обычно имеет один или более входов разрешения работы, обозначаемых как (от англ. Enable). При наличии разрешения по этому входу ( ) дешифратор выполняет свою функцию, при его отсутствии ( ) все выходы дешифратора пассивны (таблица 1). Если входов разрешения несколько, то общий сигнал разрешения работы образуется как конъюнкция сигналов отдельных входов. Часто дешифратор имеет инверсные выходы. В этом случае только один выход имеет нулевое значение, а все остальные – единичное.

Принцип работы данного дешифратора поясняется следующей таблицей истинности (таблица 1).

Таблица 1 – Таблица истинности двоичного дешифратора

Логические аргументы			Логические функции
	x2	x1	y0	y1	y2	y3
1	x	x	0	0	0	0
0	0	0	1	0	0	0
0	0	1	0	1	0	0
0	1	0	0	0	1	0
0	1	1	0	0	0	1
Примечание – Знаком «x» обозначен произвольный сигнал (0 или 1).

По данным таблицы 1 запишем систему логических функций (конъюнкций) в СДНФ, описывающих работу дешифратора:

(1)

Минимизация в данном случае не нужна вследствие простоты полученных выражений.

Схемотехническая реализация дешифратора представляет собой совокупность конъюнкторов (или логических элементов И-НЕ в дешифраторах с инверсными выходами), не связанных между собой. Каждый конъюнктор (или элемент И-НЕ) вырабатывает одну из выходных функций (рисунок 3). На рисунке 3 дешифратор снабжен инверторами выработки парафазных входных сигналов из однофазных (прямых), причем прямая входная переменная непосредственно в схеме не используется, а вырабатывается повторно как двойная инверсия от входной. Это сделано для того, чтобы максимально разгрузить источник входного сигнала и повысить быстродействие устройства.

Рисунок 3 – Логическая схема двоичного дешифратора со входом разрешения

В схеме дешифратора на рисунке 3 проведена проверка правильности функционирования для входного слова 11 при наличии разрешения работы ( ). Так как возбуждён выход y₃, то схема работает в соответствии с таблицей истинности (таблица 1).

Быстродействие такого дешифратора оценивается величиной T_{DC (1)} = 3 t_{зд. ЛЭ}, а затраты оборудования Е_{DC (1)} = 17 условных транзисторов.

Примечание – Как известно, затраты оборудования или сложность схемы по Квайну оценивается общим числом входов всех логических элементов, либо числом условных транзисторов.

Схема дешифратора на рисунке 3 называется одноступенчатой (без учета инверторов) или прямоугольной. Возможность строить многоступенчатые дешифраторы появляется при числе входных переменных n ≥ 3. Очевидно, что осуществление принципа многоступенчатости приводит к уменьшению быстродействия. Вместе с тем значительно уменьшаются затраты оборудования и снижаются требования к конъюнкторам по числу входов. Идея многоступенчатого построения дешифратора исходит из того, что в алгебре логики действует сочетательный (ассоциативный) закон и любую элементарную конъюнкцию ранга r ≥ 3 можно представить в виде двух (или нескольких) конъюнкций меньшего ранга, например:

(2)

Рассмотрим методику построения двухступенчатого дешифратора при n = 4. В качестве исходного примем классическое описание одноступенчатого дешифратора системой логических функций, заданных в СДНФ:

(3)

Введём новые обозначения:

(4)

Подставим функции (4) в равенства (3). Получим:

(5)

Из логических функций (4) и (5) следует, что логическая схема двухступенчатого дешифратора при n = 4 состоит из двух двухвходовых одноступенчатых дешифраторов и линейки из 2ⁿ = 16 двухвходовых конъюнкторов (рисунок 4). При наличии входа разрешения работы выходные конъюнкторы должны быть трехвходовыми (цепи для организации входа разрешения работы показаны на рисунке 4 штриховой линией).

Рисунок 4 – Упрощённая логическая схема двухступенчатого дешифратора при n = 4

Быстродействие такого дешифратора оценивается величиной T_{DC (2)} = 4 t_{зд. ЛЭ}, а затраты оборудования Е_{DC (2)} = 81 условных транзисторов¹.

Конкретные расчёты показывают, что при n=4 затраты оборудования на одноступенчатый вариант дешифратора со входом разрешения составляют Е_{DC (3)} = 89 условных транзисторов. При больших величинах n экономия оборудования получается весьма существенной. При необходимости дешифраторы можно строить и с большим числом ступеней.

В сериях интегральных микросхем стандартной логики представлены дешифраторы с числом входов n = 2, 3 и 4.

Из малоразрядных дешифраторов можно простроить схему, эквивалентную дешифратору большей разрядности. Для этого входное слово делится на поля. Разрядность поля младших разрядов соответствует числу входов имеющихся дешифраторов. Оставшееся поле старших разрядов служит для получения сигналов разрешения работы одного из дешифраторов, декодирующих поле младших разрядов.

На рисунке 5 приведена схема дешифрации пятиразрядного двоичного кода с помощью дешифраторов на три и два входа.

Для получения нужных 32 выходов составляется столбец из четырёх дешифраторов «3-8». Дешифратор «2-4» принимает два старших разряда входного слова. Возбуждённый нулевой выход этого дешифратора разрешает работу одного из дешифраторов столбца. Выбранный дешифратор столбца расшифровывает три младших разряда входного слова.

Рисунок 5 – Схема наращивания разрядности двоичного дешифратора

Каждому входному слову соответствует возбуждение только одного выхода. Например, при дешифрации слова x₁₆x₈x₄x₂x₁=11001₍₂₎=25₍₁₀₎ на входы дешифратора первого яруса поступает код 11, возбуждающий его выход номер три, что разрешает работу дешифратора DC4.

На входах DC4 действует код 001, поэтому нуль появится на его первом выходе, то есть на выходе y₂₅ схемы в целом, что и требуется.

Общее разрешение или запрещение работы схемы осуществляется по входу дешифратора первого яруса DC5.

Шифраторы

Шифратором называется КЦУ, которое преобразует двоичные слова из унитарного кода в позиционный.

Таким образом, шифрация является операцией, обратной дешифрации. При возбуждении одного из входов шифратора на его выходе формируется двоичный код номера возбуждённой входной линии. Двоичный шифратор имеет 2ⁿ входов и n выходов.

Приоритетные шифраторы выполняют более сложную операцию. При работе ЭВМ и в других устройствах часто решается задача определения приоритетного претендента на использование какого-либо ресурса. Несколько конкурентов выставляют свои запросы на обслуживание, которые не могут быть удовлетворены одновременно. Нужно выбрать того, кому предоставляется право первоочередного обслуживания. Простейший вариант решения указанной задачи – присвоение каждому источнику запросов фиксированного уровня приоритета. Например, группа восьми запросов R₇-R₀ (R от англ Request) формируется так, что высший приоритет имеет источник R₇, а далее уровень приоритета уменьшается от номера к номеру. Самый младший приоритет у источника R₀ – он будет обслуживаться только при отсутствии всех других запросов. Если имеется одновременно несколько запросов, то обслуживается запрос с наибольшим номером Приоритетный шифратор вырабатывает на выходе двоичный номер старшего запроса.

Принцип построения двоичных шифраторов рассмотрим на примере синтеза полного шифратора на два выхода (n = 2). УГО такого шифратора представлено на рисунке 6.

УГО шифратора представляет собой прямоугольник с буквами CD во внутреннем поле (от английского Coder).Принцип работы данного двоичного шифратора поясняется следующей таблицей истинности (таблица 2).

Рисунок 6 – Условное графическое обозначение двоичного шифратора

Таблица 2 – Таблица истинности двоичного шифратора

Логические аргументы				Логические функции
y0	y1	y2	y3	x2	x1
1	0	0	0	0	0
0	1	0	0	0	1
0	0	1	0	1	0
0	0	0	1	1	1

По данным таблицы 2 запишем логические функции в СДНФ, определяющие работу шифратора:

(6)

Очевидно, что в таблице 2 двенадцать наборов аргументов запрещены, следовательно, значения функций x₁ и x₂ на этих наборах являются неопределенными. Как известно, наличие неопределенностей может привести к улучшению минимизации функций. Построим карты Карно для функций x₁ и x₂ (рисунок 7).

Рисунок 7 – Карты Карно для двоичного шифратора

Карты Карно позволяют получить минимальные формы исходных функций:

(7)

Полученный результат минимизации можно распространить на любую функцию, описывающую некоторый шифратор. Таким образом, из логической функции (7) и таблицы 2 следует, что логическая функция для выходов шифратора представляет собой дизъюнкцию входных аргументов y_i (i=0,1,2,3), для которых значение функции равно единице.

Логическая схема двоичного шифратора, построенная по функциям (7) показана на рисунке 8.

В схеме шифратора на рисунке 8 проведена проверка правильности функционирования, если возбужден вход y₂.

Так как на выходе шифратора слово 10, то схема функционирует в соответствии с таблицей истинности (таблица 2).

Рисунок 8 – Логическая схема двоичного шифратора

Быстродействие такого шифратора оценивается величиной задержки одного дизъюнктора T_CD = t_{зд. ЛЭ}, а затраты оборудования Е_CD = 4 условных транзистора.

Если шифратор имеет инверсные входы, то возбужденный вход имеет нулевое значение, а все остальные – единичное.

В сериях интегральных микросхем стандартной логики имеются приоритетные шифраторы восьмиразрядных и десятиразрядных слов. Например, микросхема К555ИВ1 схемотехники ТТЛШ содержит приоритетный шифратор «8-3» (рисунок 9).

Шифратор К555ИВ1 имеет инверсные информационные входы y₀ – y₇ и выходы x₁, x₂, x₄, т.е. на выходах формируется обратный код. Нулевое значение сигнала на разрешающем входе (от англ. Enable Input) разрешает работу данного шифратора, а единичное – запрещает. Нулевое значение сигнала на выходе отмечает наличие возбужденного входа у данного шифратора.

Рисунок 9 – Условное графическое обозначение микросхемы приоритетного шифратора К555ИВ1

Нулевое значение сигнала на выходе (от англ. Enable Output) вырабатывается при отсутствии возбужденных входов у данного шифратора для разрешения работы следующего (младшего) шифратора при соединении нескольких микросхем с целью наращивания числа входов и выходов.

Преобразователи кодов

Преобразователем кодов (ПК) называют КЦУ, которое преобразует n-разрядные двоичные выходные слова. Иногда ПК называют n, m – преобразователями. Рассмотренные ранее дешифраторы и шифраторы являются ПК некоторых частных видов, например, их можно использовать для преобразования чисел из одной позиционной системы счисления в другую.

Построение схемы ПК рассмотрим на конкретном примере. Пусть требуется построить преобразователь четырехразрядных двоично-десятичных цифр из кода 8421 в код 2421. УГО такого ПК представлено на рисунке 10.

Рисунок 10 – Условное графическое обозначение преобразователя кода 8421 в код 2421

Соотношение входных и выходных слов задано таблицей истинности (таблица 3).

Таблица 3 – Таблица истинности преобразователя кода 8421 в код 2421

Логические аргументы				Промежуточная переменная	Логические функции
x4	x3	x2	x1	zi	y4	y3	y2	y1
0	0	0	0	z0	0	0	0	0
0	0	0	1	z1	0	0	0	1
0	0	1	0	z2	0	0	1	0
0	0	1	1	z3	0	0	1	1
0	1	0	0	z4	0	1	0	0
0	1	0	1	z5	1	0	1	1
0	1	1	0	z6	1	1	0	0
0	1	1	1	z7	1	1	0	1
1	0	0	0	z8	1	1	1	0
1	0	0	1	z9	1	1	1	1

Имея таблицу истинности можно использовать три подхода к синтезу ПК:

• преобразователь синтезируется как однокомпонентная минимизированная комбинационная схема с нерегулярной структурой (по общим правилам синтеза КЦУ);

• преобразователь синтезируется как слабо минимизированная комбинационная схема с частично регулярной структурой (на основе шифратора и дешифратора);

• преобразователь синтезируется как неминимизированная комбинационная схема с регулярной структурой (на основе постоянного запоминающего устройства).

Рассмотрим первый традиционный подход. По данным таблицы 3 заполним карты Карно (рисунок 11).

Рисунок 11 – Карты Карно для преобразователя кода 8421 в код 2421

Выполним соответствующие объединения заполненных клеток на рисунке 11 с учетом неопределенностей и запишем результаты минимизации в МДНФ:

(8)

Далее по функциям системы (8) методом прямого замещения построим логическую схему ПК (рисунок 12).

На рисунке 12 проведена проверка правильности функционирования схемы для входного слова 0011. Так как на выходах схемы установилось выходное слово 0011, то ПК функционирует в соответствии с таблицей 3.

К достоинству первого подхода относится экономичность синтезируемой схемы по аппаратурным затратам, исчисляемым в условных транзисторах. Это означает, что схема будет занимать небольшую часть площади кристалла. Оценка схемы на рисунке 12 дает величину Е_{ПК (1)} = 23 условных транзистора.

К недостатку этого подхода можно отнести то, что схема получилась нерегулярной (с неравным числом конъюнкторов в цепи каждого выхода, с перекрещивающимися связями), что делает ее нетехнологичной при изготовлении, неудобной для тестовых проверок.

Второй подход позволяет повысить регулярность структур ПК за счет некоторого увеличения аппаратурных затрат. Исходная информация для синтеза в том случае также содержится в таблице 3, в которой имеется столбец с промежуточной переменной z_i (при первом подходе этот столбец не учитывался).

Левая и центральная части таблицы 3 представляют собой описание дешифратора, а правая и центральная части представляют собой таблицу кодирования некоторого шифратора. Таким образом, схема ПК в данном случае приобретает двухкомпонентную структуру вида «десятичный дешифратор - шифратор» (рисунок 13). Она несколько сложнее схемы на рисунке 12 (Е_ПК(2)=77 условных транзисторов), но значительно проще для обозрения.

Рисунок 12 – Логическая схема ПК 8421 в код 2421 в основном базисе

К недостатку полученной схемы следует отнести ее специализированность, что снижает массовость выпуска подобных схем и приводит к относительно высокой цене изделия.

Рисунок 13 – Преобразователь кода с частично регулярной структурой

Третий подход позволяет значительно повысить регулярность структуры ПК и одновременно существенно расширить его функциональные возможности. В этом случае запрещается использовать специализированные компоненты. Таким образом, ПК должен содержать полный двоичный n-входной дешифратор и 2ⁿ-входной шифратор. В результате получается постоянное запоминающее устройство (ПЗУ). Следовательно, ПЗУ – это n, m-преобразователь с двухкомпонентной регулярной структурой, на выходе которого включен шифратор, формирующий m-разрядные слова.

Входное слово ПК в этом случае является адресом ячейки ПЗУ, в которой хранится соответствующее выходное слово. УГО ПК на ПЗУ представлено на рисунке 14. Оно представляет собой прямоугольник с n входами и m выходами, во внутреннем поле которого записана аббревиатура ROM (от англ. Read Only Memory).

Рисунок 14 – Преобразователь кода на основе ПЗУ

ПЗУ имеет целый ряд недостатков (невозможность обновления записанной информации, аппаратурная избыточность при реализации тех или иных ПК и др.), однако в цифровой схемотехнике они очень широкого применяются благодаря широким функциональным возможностям (хранение констант, микропрограмм, программ начальной загрузки, кодопреобразование, выполнение арифметических и логических операций), регулярности структуры, а следовательно, высокой технологичности их изготовления.

Мультиплексоры

Мультиплексором называется КЦУ, которое обеспечивает альтернативную (поочередную) передачу данных от нескольких источников одному приемнику. Эта операция коммутации каналов называется мультиплексированием. Если требование альтернативности отсутствует, то задача мультиплексирования вырождается в случай логического сложения данных. При m источниках информации мультиплексор должен иметь m информационных входов, k=log₂m адресных входов и один информационный выход. Разрядности каналов передачи могут быть различными, мультиплексоры для коммутации многоразрядных слов составляются из одноразрядных.

Принцип построения одноразрядных мультиплексоров рассмотрим на примере синтеза мультиплексора на четыре информационных входа (m=4). УГО такого мультиплексора (рисунок 15) представляет собой прямоугольник с аббревиатурой MUX (от англ. Multiplexer) во внутреннем поле.

Рисунок 15 – Условное графическое обозначение одноразрядного мультиплексора для m=4

Входы А₁, А₀ служат для приема адреса источника, от которого подается информация в данный момент.

По приведенному описанию составим таблицу истинности для мультиплексора (таблица 4).

Таблица 4 – Таблица истинности одноразрядного мультиплексора для m=4

Логические аргументы						Логические функции
x0	x1	x2	x3	а1	а0	y
0 1	x x	x x	x x	0 0	0 0	0 1
x x	0 1	x x	x x	0 0	1 1	0 1
x x	x x	0 1	x x	1 1	0 0	0 1
x x	x x	x x	0 1	1 1	1 1	0 1

Из таблицы 4 следует, что сигнал на выходе y является логической функцией шести аргументов, следовательно в СДНФ эта функция содержит 32 конституенты единицы. Поэтому перепишем таблицу 4 в карту Карно (рисунок 16) для минимизации функции.

Рисунок 16 – Карта Карно для одноразрядного мультиплексора для m=4

Выполним соответствующие объединения заполненных клеток и запишем результат минимизации в МДНФ:

(9)

Логическая схема мультиплексора, построенная по функции (9), приведена на рисунке 17а.

Схема получилась экономичной по аппаратурным затратам (Е_MUX=20 условных транзисторов), достаточно быстродействующей (T_MUX = 4 t_{зд. ЛЭ}), но плохо структурированной.

Для структурирования схемы мультиплексора представим функцию (9) в виде:

(10)

где (11)

Примечание: штриховой линией показаны цепи для организации входа разрешения работы .

Рисунок 17 – Одноразрядный мультиплексор для m=4. Логическая схема неструктурированная (а) и структурированная (б)

Окончание рисунка 17

В этом случае в схеме мультиплексора (рисунок 17б) выделяются два структурных компонента: управляемый коммутатор, описываемый функцией (10), и управляющий дешифратор, описываемый системой функций (11). Аппаратурные затраты на реализацию структурированного варианта мультиплексора составляют 24 условных транзистора, а быстродействие оценивается величиной 5 t_{зд. ЛЭ}.

В стандартных сериях интегральных схем число информационных входов мультиплексоров m не более 16. Для наращивания числа информационных входов строят пирамидальную структуру из нескольких мультиплексоров с меньшим числом информационных входов, называемую мультиплексорным деревом. При этом первый ярус схемы представляет собой столбец, содержащий столько мультиплексоров, сколько необходимо для получения нужного числа информационных входов m. Все мультиплексоры столбца адресуются младшими разрядами k₁ общего адресного кода (k₁=log₂m₁, где m₁ – число информационных входов мультиплексоров первого яруса). Старшие разряды адресного кода, число которых равно k - k₁ (k=log₂m, где m - общее число информационных входов мультиплексорного дерева), используются во втором ярусе, мультиплексор которого обеспечивает поочередную работу мультиплексоров первого яруса на общий выходной канал.

Схема мультиплексорного дерева на 32 информационных входа на основе мультиплексоров на 8 информационных входов показана на рисунке 18. Три младших разряда адреса а₂, а₁, а₀ подаются на адресные входы мультиплексоров первого яруса, а два старших разряда а₄ и а₃ – на адресные входы мультиплексора второго яруса. Например, адресный код 11001₍₂₎=25₍₁₀₎ обеспечивает коммутацию выхода схемы с информационным входом x₂₅ (рисунок 18).

Как отмечалось выше, универсальные логические модули УЛМ на основе мультиплексоров можно использовать для схемотехнической реализации различных логических функций. Универсальность их состоит в том, что для заданного числа аргументов можно настроить УЛМ на любую функцию. Для использования мультиплексора в качестве УЛМ следует изменить назначение его входов. На адресные входы следует подавать аргументы функции, а на информационные входы – сигналы настройки. Действительно, каждому набору аргументов соответствует передача на выход одного из сигналов настройки. Если этот сигнал есть значение функции на данном наборе аргументов, то задача решена.

Рисунок 18 – Схема наращивания числа информационных входов мультиплексора

На рисунке 19 показан показан пример воспроизведения функции неравнозначности с помощью мультиплексора «4-1» при настройке УЛМ константами.

Рисунок 19 – Схема реализации неравнозначности при настройке УЛМ константами

Большое число настроечных входов затрудняет реализацию УЛМ. Для УЛМ, расположенных внутри кристалла, можно вводить код настройки последовательно в регистр сдвига, к разрядам которого подключены входы настройки. Тогда будет только один внешний вход настройки, но настройка будет занимать не один, а 2ⁿ тактов (где n – число аргументов). Существуют и другие более сложные способы настройки УЛМ [4].

Демультиплексоры

Демультиплексором называется КЦУ, которое обеспечивает альтернативную (поочередную) передачу данных от одного источника нескольким адресатам (приемникам). Эта операция коммутации каналов называется демультиплексированием. При m адресатах демультиплексор должен иметь один информационный вход, k≥log₂m адресных входов и m информационных выходов.

В дальнейшем будем рассматривать одноразрядные демультиплексоры, осуществляющие обработку (коммутацию) одного бита информации. При необходимости демультиплексирования n-разрядных слов надо использовать n демультиплексоров. Если требование альтернотивности отсутствует, то задача демультиплексирования вырождается в случай разветвления электрической цепи.

УГО одноразрядного демультиплексора для m=4 приведено на рисунке 20 и представляет собой прямоугольник с аббревиатурой DMUX (от англ. Demultiplexer) во внутреннем поле. Входы А₁,А₀ служат для приема адреса абоеннта, которому предназначена информация в данный момент.

Рисунок 20 – Условное графическое обозначение одноразрядного демультиплексора для m=4

По приведенному описанию составим таблицу истинности для мультиплексора (таблица 5).

Таблица 5 – Таблица истинности одноразрядного демультиплексора для m=4

Логические аргументы			Логические функции
x	a1	a0	y0	y1	y2	y3
0	0	0	0	0	0	0
0	0	1	0	0	0	0
0	1	0	0	0	0	0
0	1	1	0	0	0	0
1	0	0	1	0	0	0
1	0	1	0	1	0	0
1	1	0	0	0	1	0
1	1	1	0	0	0	1

По данным таблицы 5 запишем логические функции в СДНФ, которые описывают работу демультиплексора:

(12)

Функции получились простыми и минимизация не требуется. Логическая схема одноразрядного демультиплексора для m=4, построенная по системе функций (12), показана на рисунке 21а (штриховой линией показаны цепи для организации входа разрешения).

а)

б)

Рисунок 21 – Одноразрядный демультиплексор. Логическая схема неструктурированная (а) и структурированная (б)

Анализ схемы, представленной на рисунке 21а, показывает, что одноразрядный демультиплексор фактически является двоичным дешифратором (вход Х может выполнять функцию входа разрешения). Поэтому в интегральном исполнении обычно выпускаются дешифраторы-демультиплексоры. Схема на рисунке 21а плохо структурирована, так как в ней нет структурных компонентов промежуточного уровня. Аппаратурные затраты на реализацию такого демультиплексора оцениваются величиной Е_DMUX=16 условных транзисторов. Быстродействие схемы с учетом инверторов оценивается величиной T_DMUX = 3 t_{зд. ЛЭ}.

Схему демультиплексора можно структурировать. Для этого преобразуем логические функции (12) следующим образом:

(13)

где (14)

В этом случае также выделяются два структурных компонента схемы: управляемый коммутатор, описываемый системой функций (13) и управляющий дешифратор, описываемый системой функций (14).

Структурная схема демультиплексора (рисунок 21б) более технологична в изготовлении, более проста при поиске неисправностей. Аппаратурные затраты оцениваются величиной Е_DMUX=20 условных транзисторов, а быстродействие - T_DMUX=4t_{зд. ЛЭ}. Но на практике чаще используется неструктурированная схема (рисунок 21а), поскольку она более быстродействующая и требует меньше аппаратурных затрат.

Число выходов демультиплексоров в интегральном исполнении не превышает 16. Для наращивания числа выходов демультиплексора строят демультиплексорное дерево аналогично схеме на рисунке 5. разница в том, что входы разрешения работы будут играть роль информационных входов дешифраторов – демультиплексоров. В рассмотренном примере для адреса 11001 поток данных с информационного входа будет передаваться на выход y₂₅.

Мультиплексоры и демультиплексоры широко применятся в микропроцессорной технике, например, для стыковки внутренней шины данных с внешней шиной меньшей разрядности.

Кроме того, пара мультиплексор – демультиплексор представляет собой электронный коммутатор, находящий широкое использование в информационных сетях различного вида, например, в коммутационных полях цифровых коммутационных станций.

Двоичные сумматоры

Одноразрядным двоичным сумматором (ОДС) называется КЦУ, которое предназначено для сложения двух одноразрядных двоичных чисел с учетом переноса из соседнего младшего разряда. УГО ОДС показано на рисунке 22.

Рисунок 22 – Условное графическое обозначение ОДС

ОДС имеет три входа для подачи разрядов слагаемых a_i, b_i и переноса из соседнего младшего разряда c_i. На выходах ОДС формируется сумма s_i и перенос в соседний старший разряд c_i+1. Принцип работы ОДС поясняется следующей таблицей истинности (таблица 6).

Таблица 6 – Таблица истинности ОДС

Логические аргументы			Логические функции
ai	bi	ci	si	ci+1
0	0	0	0	0
0	0	1	1	0
0	1	0	1	0
0	1	1	0	1
1	0	0	1	0
1	0	1	0	1
1	1	0	0	1
1	1	1	1	1

Минимизируем логические функции s_i и c_i+1 табличным методом с помощью карт Карно. Для этого по данным таблицы 6 заполним карты Карно (рисунок 23).

Рисунок 23 – Минимизация функций ОДС. Карты Карно для выхода суммы s_i (а) и выхода переноса c_i+1 (б)

Выполним необходимые объединения и запишем результат минимизации в МДНФ:

(15)

(16)

Очевидно, что функция s_i не поддается минимизации, так как на рисунке 23а все конституенты единицы изолированы. Логическая схема ОДС, построенная по функциям (15) и (16), показана на рисунке 24.

Многоразрядные двоичные сумматоры (МДС) в зависимости от способа ввода кодов слагаемых делятся на да типа: последовательного действия и параллельного действия. В МДС последовательного действия коды чисел вводятся в последовательной форме, то есть разряд за разрядом, начиная с младшего. В МДС параллельного действия каждое слагаемое подается в параллельной форме, то есть одновременно всеми разрядами.

Рисунок 24 – Логическая схема ОДС

Логическая схема МДС последовательного действия (рисунок 25) состоит из одноразрядного двоичного сумматора (ОДС), выход СО (от англ. Carry Output) которого соединен со входом СI (от англ. Carry Input) через D-триггер. Сдвиговые регистры 1 и 2 служат для подачи на входы сумматора разрядов слагаемых, а регистр 3 – для приема результата суммирования.

Операция суммирования во всех разрядах слагаемых осуществляется с помощью одного и того же ОДС.

С первым тактовым импульсом (ТИ) на входы ОДС поступают из регистров 1 и 2 цифры первого разряда слагаемых a₀ и b₀, а из D-триггера на вход СI подается нулевой сигнал. Суммируя поданные на входы цифры ОДС формирует первый разряд суммы s₀, выдаваемый на вход регистра 3, и перенос c₁, принимаемый в D-триггер. Второй ТИ осуществляет в регистрах сдвиг на один разряд вправо, при этом на входы ОДС подаются цифры второго разряда слагаемых a₁, b₁ и c₁. Получающаяся цифра второго разряда суммы s₁ вдвигается в регистр 3, перенос c₂ принимается в D-триггер и т.д.

Рисунок 25 – Логическая схема МДС последовательного действия

Достоинством МДС последовательного действия является малый объем оборудования, требуемый для его построения, а недостатком – низкое быстродействие, так как время суммирования T_SM пропорционально разрядности слагаемых.

МДС параллельного действия в зависимости от способа передачи переносов от младших разрядов в старшие могут быть двух типов:

• с последовательным переносом;

• с параллельным (ускоренным) переносом.

Логическая схема МДС параллельного действия с последовательным переносом (рисунок 26) состоит из отдельных разрядов, каждый из которых содержит ОДС.

Рисунок 26 – Логическая схема МДС параллельного действия с последовательным переносом

При подаче слагаемых цифры их разрядов поступают на соответствующие ОДС. Каждый из ОДС формирует на своих выходах цифру соответствующего разряда суммы и перенос в соседний старший разряд. Сигнал переноса в каждом разряде формируется после того, как будет сформирован и передан сигнал переноса из предыдущего разряда. В худшем случае возникший в младшем разряде перенос может последовательно вызывать переносы во всех остальных разрядах. При этом время передачи переносов T_C = n t_{C ОДС} , где t_{C ОДС} – задержка распространения в одном разряде. Таким образом, последовательный перенос в МДС параллельного действия не обеспечивает высокое быстродействие.

Для обеспечения высокого быстродействия в МДС параллельного действия сигналы переносов формируются одновременно для всех разрядов с помощью блока ускоренного переноса. На рисунке 27 показана функциональная схема четырехразрядной секции МДС параллельного действия с параллельным переносом.

При этом разрядные сумматоры не содержат цепей формирования переносов, они формируют только сумму s_i и функции G_i, P_i, для получения которых переносы не требуются. Эти вспомогательные функции генерации переноса и распространения переноса необходимы для формирования переносов в блоке ускоренного переноса GRP (рисунок 27). Исходя из этого выражения (16) можно представить в следующем виде:

. (17)

Из выражения (17) следует, что сигнал переноса на выходе i-го разряда генерируется самим разрядом (G_i = 1) при независимо от результата переноса из соседнего младшего разряда. Следовательно, можно передавать сигнал переноса для обработки старших разрядов, не дожидаясь окончания формирования переносов из младших разрядов. Однако, если только один из сигналов a_i, b_i равен единице, то перенос в следующий разряд будет иметь место только при наличии переноса из предыдущего разряда (P_i = 1, c_i = 1). Таким образом, сигналы переноса в каждом разряде формируются одновременно в соответствии с выражением (17).

Рисунок 27 – Функциональная схема четырехразрядной секции сумматора с ускоренным (параллельным) переносом

Программируемые логические структуры

В последнее время все более широкое распространение получают различные программируемые логические структуры, которые можно разделить на прграммируемые логические матрицы (ПЛМ), программируемые матрицы логики (ПМЛ) и базовые матричные кристаллы (БМК). Причем ПЛМ и ПМЛ являются наиболее простыми схемами с программируемой структурой. Дальнейшее развитие этого направления привело к разработке БМК, уровень интеграции которых достиг миллионов вентилей на кристалле. Кроме того, в последние годы появился новый тип логических микросхем – перепрограммируемые логические интегральные схемы (ПЛИС). Эти микросхемы обеспечивают разработчику цифровых устройств все преимущества использования стандартного БМК, добавляя при этом гибкость и значительное сокращение времени проектирование. Особенностями ПЛИС являются: значительный объем ресурсов (до 10 млн. вентилей на кристалл); высокая производительность (до 420 МГц); высокая гибкость архитектуры с множеством системных особенностей (внутреннее ОЗУ, логика ускоренного переноса, встроенные блоки умножителей, наличие порядка ста тысяч триггеров и сдвиговых регистров); низкое энергопотребление; возможность использования развитых и недорогих средств проектирования и др.

Программируемая логическая матрица характеризуется простотой получения необходимых функций. Основой ПЛМ служат последовательно включенные программируемые матрицы элементов И и ИЛИ (рисунок 28).

Рисунок 28 – Базовая структура ПЛМ

В ПЛМ также входят блоки входных и выходных буферных каскадов (БВх и БВых). Входные буферы преобразуют однофазные входные сигналы в парафазные и формируют сигналы необходимой мощности для матрицы элементов И. Выходные буферы обеспечивают необходимую нагрузочную способность выходов, разрешают или запрещают выход ПЛМ на внешние шины с помощью сигнала OE, а нередко выполняют и более сложные действия. Выпускаются ПЛМ на основе как биполярной, так и МОП-технологии.

Основными параметрами ПЛМ являются число входов m, число термов l и число выходов n. Под термом понимается конъюнкция, связывающая входные аргументы, представленные в прямой или инверсной форме.

Схема ПЛМ на вентильном уровне показана на рисунке 29. Крестики в пересечениях горизонтальных и вертикальных линий обозначают программируемые точки связей (ПТС).

Рисунок 29 – Схема ПЛМ на вентильном уровне

В первой ситуации незапрограммированная ПЛМ имеет соединения во всех пересечениях, а при ее программировании часть соединений удаляется. Как видно из схемы, в этом случае в исходном состоянии все термы и функции независимо от входных переменных имеют нулевые значения, так как на входы схем И подаются одновременно прямые и инверсные значения аргументов, а . Элементами связей в матрице И служат диоды, соединяющие горизонтальные и вертикальные шины, как показано на рисунке 30а, изображающем цепи выработки терма t_i.

Рисунок 30 – ПЛМ схемотехники ТТЛШ. Элементы связей в матрицах И (а) и ИЛИ (б)

До программирования все перемычки целы и диоды размещены во всех узлах матрицы И. При программировании в схеме оставляют только необходимые элементы связи, а ненужные устраняются пережиганием переменных. Высокий уровень на выходе конъюнктора (рисунок 29) появится при наличии высоких напряжений на всех входах (все диоды заперты). Если же хотя бы на одном входе низкий уровень напряжения, то фиксируется низкий уровень напряжения (диод открыт).

Элементами связи в матрице ИЛИ служат транзисторы (рисунок 30б), включенные по схеме эмиттерного повторителя относительно линий термов и образующие схему ИЛИ относительно горизонтальной линии выхода ПЛМ. В данном случае схема ИЛИ реализована за счет параллельного соединения эмиттерных повторителей.

При изображении запрограммированных матриц наличие элементов связей (целые перемычки) отмечается точкой в соответствующем узле.

Во второй ситуации все соединения отсутствуют, входные сигналы в схему не поступают. Значения термов и функций определяются внутренними цепями цепями ПЛМ, как правило они единичны. При программировании формируются необходимые термы, из которых и составляются требуемые функции.

Переменные x₁, x₂, …, x_m подаются через БВх (рисунок 28) на входы элементов И. В матрице И формируются термы, число которых равно числу конъюнкторов, то есть числу выходов матрицы И. Далее термы подаются на входы матрицы ИЛИ, то есть на входы дизъюнкторов, формирующих выходные функции. Число дизъюнкторов равно числу вырабатываемых функций n.

Таким образом, ПЛМ реализует ДНФ воспроизводимых функций. ПЛМ способна реализовать систему n логических функций от m аргументов, содержащую не более l термов, т.е. представляет собой усеченное ПЗУ.

Например, однократно программируемая БИС ПЛМ К556РТ1 выполнена по схемотехнике ТТЛШ. Эта микросхема реализует восемь функций от шестнадцати переменных, общее число конъюнкций (термов) для всех функций не должно превышать 48.

В программируемых матрицах логики по сравнению с ПЛМ программируются только термы, т.е. конъюнкции переменных для СДНФ. Элементы ИЛИ зафиксированы и имеют, как правило, семь-восемь входов.

Компараторы

Компаратором (устройством сравнения) называется КЦУ, которое предназначено для сравнения двух двоичных чисел. УГО компаратора представлено на рисунке 31.

Рисунок 31 – Условное графическое обозначение четырехразрядного компаратора двоичных чисел

Компаратор имеет две группы входов. На одну из них поступают разряды числа А, на другую группу – разряды числа В.

Появление одиночного сигнала на одном из трех выходов компаратора фиксирует результат сравнения. Эти соотношения используются как логические условия (признаки) в микропрограммах, в устройствах автоматического контроля и диагностики и т.д.

В таблице 7 показана связь между сигналами на выходах и входах компаратора при сравнении одноразрядных чисел a_i и b_i, которые могут быть равны единице или нулю. На соответствующем выходе появляется единичный сигнал, когда в должном соотношении находятся коды на входах. Например, если a_i = 1, b_i = 1 (числа одинаковы), то функция, характеризующая равенство чисел, F_A=B = 1, а функции, характеризующие их неравенство, F_A<B = 0 и F_A>B = 0. Аналогично заполняются другие строки таблицы.

Таблица 7 – Таблица истинности одноразрядного компаратора

Логические аргументы		Логические функции
ai	bi	FA<B	FA=B	FA>B
0	0	0	1	0
0	1	1	0	0
1	0	0	0	1
1	1	0	1	0

По данным таблицы 7 запишем логические функции для одноразрядного компаратора в СДНФ:

(18)

Если значения a_i и b_i таковы, что правые части функций принимают единичные значения, то соотношения, указанные в индексах левых частей, выполняются. Если правые части функций принимают нулевые значения, то соотношения между a_i и b_i противоположны указанным.

Логическая схема одноразрядного компаратора, реализующая функции (18), приведена на рисунке 32.

Рисунок 32 – Логическая схема одноразрядного компаратора

Остановимся подробнее на равенстве чисел. Заметим, что функция F_A=B – функция «Равнозначность». По смыслу она противоположна функции F_A≠B «Неравнозначность»:

, т.е.  (19)

Поэтому проверку равенства одноименных разрядов двух чисел можно осуществить, используя логический элемент «Исключающее ИЛИ», дополненный инвертором (рисунок 33).

Рисунок 33 – Логическая схема для проверки равенства двух многоразрядных двоичных чисел

Когда цифры в одноименных разрядах чисел А и В одинаковы, то на выходах всех логических элементов «Исключающее ИЛИ» нулевые сигналы и функция F_A=B = 1. Если хотя бы в одной паре разрядов находятся разные цифры, то на выходе соответствующего логического элемента «Исключающее ИЛИ» единичный сигнал и функция F_A=B = 0, что указывает на неравенство чисел А и В.

Рассмотрим теперь неравенство чисел, используя выражение (18). Пусть А > В. Выявление такого неравенства начинается со старших разрядов; если они равны, то сравнивается следующая пара одноименных разрядов и т. д. Например, в случае трехразрядных чисел могут быть следующие варианты:

• неравенство цифр в старших разрядах (a₂>b₂), что в соответствии с (18) представляется выражением . При этом неравенство чисел А > В описывается тем же выражением;

• равенство цифр в старших разрядах (a₂=b₂), что представляется выражением и неравенство цифр в средних разрядах (a₁>b₁), что описывается выражением . При этом неравенство чисел А > В представляется конъюнкцией двух приведенных выражений ;

• равенство цифр в старших и средних разрядах (a₂=b₂, a₁=b₁), что описывается выражениями и , и неравенство цифр в младших разрядах (a₀>b₀), что описывается выражением . При этом неравенство чисел А > В представляется конъюнкциями трех предыдущих выражений .

Поскольку возможен любой из трех вариантов, то выражение, учитывающее все варианты, запишется в виде дизъюнкций приведенных конъюнкций:

(20)

Если на выходе схемы (рисунок 34), элементы которой реализуют выражение (20) устанавливается единичный сигнал, то число А > B.

Рисунок 34 – Логическая схема для проверки неравенства двух трехразрядных двоичных чисел

На рисунке 35 предыдущая схема дополнена логическим элементом «Исключающее ИЛИ - НЕ» (на входы которого подаются разряды a₀, b₀), конъюнктором (на выходе которого формируется функция F_A=B) и элементом ИЛИ – НЕ (на выходе которого формируется функция F_A<B). Если a₂ = b₂, a₁ = b₁, a₀ = b₀, то F_A=B = 1, т.е. число А=В. Если в результате сравнения чисел F_A>B = 0 и F_A=B = 0, то на выходе элемента ИЛИ – НЕ единичный сигнал (F_A<B = 1), т.е. число A < B.

Рисунок 35 – Логическая схема трехразрядного компаратора

По аналогичным схемам (см. рисунок 35) строятся компараторы для сравнения двоичных чисел с большей разрядностью.

На рисунке 36 показана схема наращивания разрядности компараторов.

Рисунок 36 – Схема наращивания разрядности компараторов

Каждый компаратор на рисунке 36 предназначен для сравнения четырехразрядных слов и имеет выходы A < B, A = B и A > B. Аналогичные входы служат для наращивания разрядности компараторов. Результат сравнения на выходах первого компаратора второй компаратор воспринимает как единую пару младших разрядов, с учетом которой формируется окончательный результат сравнения. Подобным образом можно осуществлять дальнейшее наращивание разрядности. Указанные потенциалы на входах компаратора младших разрядов обеспечивают правильное функционирование многокаскадного компаратора на микросхемах.

ЛИТЕРАТУРА

1. Калабеков, Б. А. Цифровые устройства и микропроцессорные системы : учеб. для техникумов связи / Б. А. Калабеков. – М. : Горячая линия – Телеком, 2002. – 336 с.

2. Калабеков, Б. А. Цифровые устройства и микропроцессорные системы : учеб. для техникумов связи / Б. А. Калабеков, И. А. Мамзелев. – М. : Радио и связь, 1987. – 400 с.

3. Лысиков, Б. Г. Цифровая и вычислительная техника : учеб. для техникумов связи / Б. Г. Лысиков. – Мн. : УП Экоперспектива, 2002. – 264 с.

4. Угрюмов, Е. П. Цифровая схемотехника : учеб. пособие для вузов / Е. П. Угрюмов. – Спб. : БХВ-Петербург, 2002. – 582 с.

5. Цифровые и микропроцессорные устройства : лабораторный практикум для студентов специальностей 2-45 01 03 – Сети телекоммуникаций, 2‑45 01 02 – Системы радиосвязи, радиовещания и телевидения. В 4 ч. / сост. В. И. Богородов. – Минск : ВГКС, 2009. – Ч. 1 – 84 с.; Ч. 2 – 65 с.

6. Цифровые интегральные микросхемы : справочник, 2-е изд., перераб. и доп. / М. И. Богданович [и др.]. – Мн. : Беларусь, Полымя, 1996. – 605 с.