2. Архитектура оперативного запоминающего устройства

   1. Структура элементарной ячейки озу

Основой элементарной ячейки ОЗУ является триггер. На Рис. 1 .2 представлена структура такой ячейки. Элементом хранения информации является D-триггер с динамическим входом синхронизации (запись информации осуществляется по фронту синхронизирующего сигнала). На выходе триггера включен буферный элемент, который позволяет объединить «вход» ячейки памяти и «выход». Таким образом это позволяет по одной линии данных записывать информацию в ячейку (в триггер) и считывать информацию из ячейки (из триггера). Работа ячейки памяти (процесс записи и считывания информации) осуществляется путем управляющих сигналов WR – запись и RD – чтение.

Рис. 1.2 Структура элементарной ячейки ОЗУ

Временная диаграмма процесса записи информации в элементарную ячейку ОЗУ приведена на Рис. 1 .3. Для обеспечения записи на линию данных выставляется записываемая информация (момент времени t₀), которая стробируется сигналом записи WR. Непосредственное защелкивание информации осуществляется в момент времени t_WR.

Рис. 1.3 Временная диаграмма записи в элементарную ячейку ОЗУ

Временная диаграмма процесса чтения информации из элементарной ячейки ОЗУ приведена на Рис. 1 .4. Чтение информации обеспечивается путем подачи сигнала чтения RD, который является разрешающим сигналом для буферного элемента. При этом информация с выхода триггера передается на линию данных. Считываемая информация на линии данных присутствует в течении действия сигнала RD (с момента времени t_RD1 до момента времени t_RD2).

Рис. 1.4 Временная диаграмма чтения из элементарной ячейки ОЗУ

2. Структура одноразрядного озу

Основой одноразрядного ОЗУ являются ячейки памяти на базе триггера. На Рис. 1 .5 представлена структура такого ОЗУ емкостью 4 бита. Каждая ячейка памяти представляет собой ячейку памяти, рассмотренную в предыдущем разделе. Элементом, определяющим к какой ячейке памяти осуществляется обращение (по записи или по чтению), является дешифратор. Фактически адресные сигналы A0 – A1 определяют ячейку памяти, к которой осуществляется обращение – дешифратор определяет прохождение сигнала запись WR к синхронизирующему входу C соответствующего триггера и сигнала чтение RD к входу управления OE (Output Enable) выходного буфера. Работа дешифратора разрешается сигналом CS – выборка кристалла (Chip Select).

Работа ячейки памяти (процесс записи и считывания информации) осуществляется путем управляющих сигналов WR – запись и RD – чтение.

Рис. 1.5 Структура одноразрядного ОЗУ

Временная диаграмма процесса записи информации в ячейку ОЗУ приведена на Рис. 1 .6. Для обеспечения записи на линии адреса выставляется адрес (номер) ячейки памяти (момент времени t0), формируется сигнал CS – выборка кристалла (момент времени t1), а на линию данных выставляется записываемая информация (момент времени t2), которая стробируется сигналом записи WR. Непосредственное защелкивание информации осуществляется в момент времени tWR.

Рис. 1.6 Временная диаграмма записи в ячейку ОЗУ

Временная диаграмма процесса чтения информации из ячейки ОЗУ приведена на Рис. 1 .7. Для обеспечения чтения на линии адреса выставляется адрес (номер) ячейки памяти (момент времени t₀), формируется сигнал CS – выборка кристалла (момент времени t₁), а также сигнал чтение RD. При этом информация с выхода соответствующей ячейки памяти (триггера) передается на линию данных. Считываемая информация на линии данных присутствует в течение действия сигнала RD (с момента времени t_RD1 до момента времени t_RD2).

Рис. 1.7 Временная диаграмма чтения из ячейки ОЗУ

На Рис. 1 .8 приведено условное графическое обозначение ОЗУ емкостью 1024бита, с организацией 1Кх1.

Рис. 1.8 Условное графическое обозначение ОЗУ емкостью 1Кх1