- •Архитектура вычислительных систем. Вычислительные машины, системы и сети
- •2 Простейшие типовые элементы вычислительных машин 21
- •10 Вычислительные системы параллельной обработки. 147
- •11 Организация микроконтроллеров и микроконтроллерных систем 165
- •12 Организация компьютерных сетей 174
- •13 Стандартизация компьютерных сетей. Эталонная модель взаимодействия открытых систем 182
- •1 Основные понятия вычислительной техники и принципы организации вычислительных систем
- •1.1 Основные понятия и определения
- •1.2 Принципы организации вычислительных машин и систем
- •1.3 Основные характеристики вычислительных машин и
- •1.4 Многоуровневая организация вычислительных процессов
- •Вопросы для самопроверки
- •2 Простейшие типовые элементы вычислительных машин
- •2.1 Комбинационные схемы
- •1) Конъюнкция (логическое умножение) .
- •2) Дизъюнкция (логическое сложение) .
- •3) Отрицание (инверсия) .
- •4) Конъюнкция и инверсия (Штрих Шеффера) .
- •5) Дизъюнкция и инверсия (Стрелка Пирса) .
- •6) Эквивалентность .
- •7) Отрицание эквивалентности .
- •2.2 Автоматы с памятью
- •2.3 Триггеры
- •2.4 Проблемы и перспективы развития элементной базы
- •Вопросы для самопроверки
- •3 Функциональные узлы комбинационного и
- •3.1 Функциональные узлы последовательного типа
- •3.1.1 Регистры
- •3.1.2 Счётчики
- •3.1 Функциональные узлы комбинационного типа
- •3.2.1 Шифраторы и дешифраторы
- •3.2.2 Компараторы
- •3.2.3 Сумматоры
- •Вопросы для самопроверки
- •4 Функциональная организация процессора
- •4.1 Основные характеристики и классификация процессоров
- •4.2 Физическая и функциональная структура процессора
- •4.2.1 Операционное устройство процессора
- •4.2.2 Шинный интерфейс процессора
- •4.3 Архитектурные принципы организации risc-процессоров
- •4.4 Производительность процессоров и архитектурные
- •Вопросы для самопроверки
- •5 Организация работы процессора
- •5.1 Классификация и структура команд процессора
- •5.2 Способы адресации данных и команд
- •5.2.1 Способы адресации данных
- •5.2.2 Способы адресации команд
- •5.3 Поток управления и механизм прерываний
- •Вопросы для самопроверки
- •6 Современное состояние и тенденции развития процессоров
- •6.1 Архитектурные особенности процессоров Pentium
- •6.2 Программная модель процессоров Pentium
- •6.2.1 Прикладная программная модель процессоров Pentium
- •6.2.2 Системная программная модель процессоров Pentium
- •6.2.3 Система команд и режимы адресации процессоров
- •6.3 Аппаратная организация защиты в процессорах Pentium
- •6.4 Аппаратные средства поддержки многозадачности
- •6.5 Перспективы развития процессоров
- •Вопросы для самопроверки
- •7 Память. Организация памяти.
- •7.1 Иерархическая организация памяти
- •7.2 Классификация запоминающих устройств
- •7.3 Структура основной памяти
- •7.4 Память с последовательным доступом
- •7.5 Ассоциативная память
- •7.6 Организация флэш-памяти
- •7.7 Архитектурные способы повышения скорости обмена между процессором и памятью
- •Вопросы для самопроверки
- •8 Управление памятью. Виртуальная память
- •8.1 Динамическое распределение памяти
- •8.2 Сегментная организация памяти
- •8.3 Страничная организация памяти
- •8.4 Сегментно-страничная организация памяти
- •Вопросы для самопроверки
- •9 Организация ввода-вывода информации. Системная шина
- •9.1 Организация шин. Системная шина
- •9.1.1 Структура системной шины
- •9.1.2 Протокол шины
- •9.1.3 Иерархия шин
- •9.2 Организация взаимодействия между периферийными устройствами и процессором и памятью вычислительных машин
- •9.3 Внешние интерфейсы вычислительных машин
- •9.3.1 Параллельный порт lpt и интерфейс Centronics
- •9.3.1 Последовательный порт com и интерфейс rs-232c
- •9.3.3 Универсальная последовательная шина usb
- •9.3.4 Беспроводные интерфейсы
- •Вопросы для самопроверки
- •10 Вычислительные системы параллельной обработки.
- •10.1 Параллельная обработка информации
- •10.2 Классификация систем параллельной обработки данных
- •10.2.1 Классификация Флинна
- •10.2.2 Классификация Головкина
- •10.2.3 Классификация многопроцессорных систем по
- •10.3 Вычислительные системы на кристалле. Многоядерные системы
- •10.4 Тенденции развития вс
- •Вопросы для самопроверки
- •11 Организация микроконтроллеров и микроконтроллерных систем
- •11.1 Общие сведения о системах управления
- •11.2 Организация микроконтроллеров и
- •11.3 Области применения и тенденции развития мк
- •Вопросы для самопроверки
- •12 Организация компьютерных сетей
- •12.1 Обобщённая структура компьютерных сетей
- •12.2 Классификация компьютерных сетей
- •Вопросы для самопроверки
- •13 Стандартизация компьютерных сетей. Эталонная модель взаимодействия открытых систем
- •13.1 Понятие «открытой системы». Взаимодействие
- •13.2 Эталонная модель взаимодействия открытых систем
- •13.3 Структура блоков информации
- •7 Прикладной
- •Вопросы для самопроверки
- •Архитектура вычислительных систем. Вычисдительные машины, системы и сети
3) Отрицание (инверсия) .
Эта функция реализуется логическим элементом «НЕ» - инвертором, который изменяет входной сигнал на противоположный.
Условное обозначение логического элемента «НЕ» представлено на рисунке 2.3, а закон функционирования отражает таблица 2.3.
Рисунок 2.3 – Логический элемент «НЕ» |
Таблица 2.3 – Таблица истинности «НЕ»
|
4) Конъюнкция и инверсия (Штрих Шеффера) .
Эта операция реализуется логическим элементом «И-НЕ» - вентилем, на выходе которого формируется уровень логического 0 тогда и только тогда, когда на все его входы будет подан уровень логической 1. Функция названа по фамилии американского логика Генри Мориса Шеффера (Henry M. Sheffer, 1882-1964).
Условное обозначение логического элемента «И-НЕ» представлено на рисунке 2.4, а закон функционирования отражает таблица 2.4.
Рисунок 2.4 – Логический элемент «И-НЕ» |
Таблица 2.4 – Таблица истинности «И-НЕ»
|
5) Дизъюнкция и инверсия (Стрелка Пирса) .
Эта функция реализуется логическим элементом «ИЛИ-НЕ» - вентилем, на выходе которого формируется уровень логической 1 тогда и только тогда, когда на все его входы будет подан уровень логического 0. Название этой операции дано по фамилии американского математика Чарлза Сандерса Пирса (Charles S. Peirce,1839-1914).
Условное обозначение логического элемента «ИЛИ-НЕ» представлено на рисунке 2.5, а закон функционирования отражает таблица 2.5.
Рисунок 2.5 – Логический элемент «ИЛИ-НЕ» |
Таблица 2.5 – Таблица истинности «ИЛИ-НЕ»
|
6) Эквивалентность .
Эта функция реализуется логическим элементом «Исключающее ИЛИ-НЕ» - вентилем, на выходе которого формируется уровень логического 0 тогда и только тогда, когда на его входы подаются одинаковые сигналы (оба 0 лили обе 1).
Условное обозначение логического элемента «Исключающее ИЛИ-НЕ» представлено на рисунке 2.6, а закон функционирования отражает таблица 2.6.
Рисунок 2.6 – Логический элемент «Исключающее ИЛИ-НЕ» |
Таблица 2.6 – Таблица истинности «Исключающее ИЛИ-НЕ»
|
7) Отрицание эквивалентности .
Эта функция реализуется логическим элементом «Исключающее ИЛИ» - вентилем, на выходе которого формируется уровень логической 1 тогда и только тогда, когда на один вход подаётся уровень логической 1, а на другой – уровень логического 0.
Условное обозначение логического элемента «Исключающее ИЛИ» представлено на рисунке 2.7, а закон функционирования отражает таблица 2.7.
Рисунок 2.7 – Логический элемент «Исключающее ИЛИ» |
Таблица 2.7 – Таблица истинности «Исключающее ИЛИ»
|
На основе перечисленных выше логических элементов строятся комбинационные схемы, которые, в свою очередь, служат базой для построения таких функциональных узлов, как шифраторы и дешифраторы, компараторы, сумматоры и другие. В них результат обработки зависит только от комбинации входных сигналов и вырабатывается сразу после их подачи.
Некоторые функциональные узлы комбинационного типа будут рассмотрены позже.