22. Полный одноразрядный сумматор

В общих случаях работа ПОС определяется табл. 15.2, из которой следует:

Таблица 15.2

Уравнения (15.4) и (15.5) можно преобразовать следующим образом :

(15.6)

(15.7)

Схема ПОС, построенная на основании уравнений (15.6) и (15.7), показана на рис. 15.3, а, а на рис. 15.3, б дано его условное обозначение. Недостатком такой схемы является большое время задержки формирования частичной суммы s _i (t_сумм = 6 t _{зд. р. ср} ).

б)

а)

Рис. 15.3

Схему быстродействующего ПОС можно построить непосредственно по уравнениям (15.4) и (15.5), используя базис И-ИЛИ (рис.15.4, а). Недостатком этой схемы является необходимость ввода суммируемых чисел в парафазном коде либо включения дополнительных инверторов на входах a_i , b_i , c_i.

Можно построить и более экономичные схемы ПОС. Для этого необходимо преобразовать функцию s _i таким образом, чтобы в нее входила функция c_i+1 или ее инверсия, т.е. считать функцию s_i функцией не трех, а четырех переменных

s _i = f (a_i , b_i , c_i , c_i+1).

а)

б)

Таблица 15.3

c i+1	ai	bi	ci	si
0	0	0	0	0
0	0	0	1	1
0	0	1	0	1
0	0	1	1	*
0	1	0	0	1
0	1	0	1	*
0	1	1	0	*
0	1	1	1	*
1	0	0	0	*
1	0	0	1	*
1	0	1	0	*
1	0	1	1	0
1	1	0	0	*
1	1	0	1	0
1	1	1	0	0
1	1	1	1	1

Рис. 15.4

Значения этой функции при различных значениях переменных отображены в табл.15.3, причем, в этой таблице знаком «*» обозначены избыточные комбинации, которые не могут встретиться при работе сумматора . Минимизируя функцию с помощью диаграммы Вейча, получим:

. (15.8)

Схема ПОС, построенная на основании уравнений (15.5) и (15.8) в базисе И-ИЛИ-НЕ, приведена на рис.15.4,б. В этой схеме выход переноса инверсный, частичная сумма реализуется как в прямом, так и инверсном виде. Такое выполнение ПОС упрощает построение многоразрядных сумматоров за счет использования свойств самодвойственности функций переноса и частичной суммы.

Самодвойственными называются такие функции, инвертирование аргументов которых приводит к инвертированию самих функций, т.е. если вектор аргументов обозначить через X , то можно записать:

Свойство самодвойственности функций s_i и c_i+1 наглядно отражено в табл. 15.2, в которой прямоугольными скобками объединены строки, отличающиеся между собой инвертированием аргументов.

23. Многоразрядные последовательные сумматоры

Многоразрядный последовательный сумматор содержит полный одноразрядный сумматор (ПОС), три сдвиговых регистра и синхронный D-триггер (рис. 15.7). Для суммирования двух чисел, представленных в двоичных кодах, они предварительно записываются в регистр числа А и регистр числа В. Если регистры

Рис.15.7

Разряды	Qn	Qn-1	Qn-2	……	Q1	Q0
Записанные значения слагаемых Число А Число В	a n-1 bn-1	an-2 bn-2	an-3 bn-3	……	a0 b0	0 0

чисел А и В работают со сдвигом вправо (в сторону младших разрядов), то в самых младших разрядах этих регистров записываются нули, а затем разряды суммируемых чисел с возрастанием их весов справа налево (см. табл. 15.4). Следовательно, для сложения двух n-разрядных чисел потребуются (n+1)-разрядные регистры.

С приходом первого положительного тактового импульса открываются выходные конъюнкторы регистров чисел А и В и на входы ПОС поступают значения младших разрядов этих регистров Q₀ = 0. Поскольку при этом перенос не возникает, то на входе D триггера образуется сигнал логического 0.

По окончании первого тактового импульса его отрицательным фронтом значение полученной частичной суммы, определяемое первоначальным состоянием D-триггера, запишется в старший разряд n-разрядного сдвигового регистра суммы, а D-триггер установится в нулевое состояние.

С приходом второго положительного тактового импульса на входы сумматора поступят разряды a₀ и b₀ суммируемых чисел и сигнал переноса c₀=0, по которым будут вычислены значение частичной суммы s₀ и перенос c₁ в первый разряд.

По отрицательному фронту тактового импульса эти значения будут переписаны в сдвиговый регистр суммы и D-триггер. Одновременно с этим прервутся связи регистров чисел А и В с ПОС. С приходом третьего тактового импульса на входы А и В ПОС поступят разряды a₁ и b₁ слагаемых и перенос c₁, полученный в предыдущем такте.

После (n+1)-го импульса в сдвиговом регистре суммы будет записан результат суммирования двух n-разрядных чисел, а состояние D-триггера определит сигнал переноса в (n+1)-ый разряд. Время суммирования в таком сумматоре с учетом операции обнуления D-триггера составляет

t_сумм = (n+1)T,

где T – длительность периода тактовых импульсов. При этом длительность положительных тактовых импульсов должна быть не менее времени суммирования ПОС.