1 .4 Двоичные сумматоры - вычитатели

Теперь, когда мы знаем, что двоичные сумматоры можно использовать как для сложения, так и для вычитания, спроектируем схему универсального устройства – сумматора - вычитателя, положив в ее основу схему вычитателя (рис. 4, б). Чтобы эта схема работала как 3-разрядный сумматор, достаточно временно (условно) исключить из нее 3 инвертора и на вход переноса младшего разряда подать “0”. В преобразованном виде эта схема (рис. 5) вместо инверторов содержит три логических элемента М2 (сумма по модулю 2). При подаче 0 на вход V логического элемента М2 информационные биты каждого разряда двоичного числа b₂b₁b₀ проходят через этот элемент без инверсии. Таким образом, при установке 0 на управляющем входе схема складывает двоичные числа a₂a₁a₀ и b₂b₁b₀. Результат появляется на выходных индикаторах. Кроме того, логический 0 на управляющем входе V поступает на вход переноса младшего разряда двоичного сумматора.

Чтобы схема работала как 3-разрядный вычитатель, на управляющем входе V нужно установить уровень логической 1. В этом случае логический элемент М2 действует как инвертор сигналов на входах B одноразрядных сумматоров. Кроме того, логическая 1 на управляющем входе поступает на вход переноса младшего разряда двоичного сумматора.

2. Задание на лабораторную работу

2.1. Используя ЛЭ, расположенные на лабораторном стенде, спроектировать схему и исследовать работу (снять таблицу функционирования) одноразрядного сумматора.

2.2. Исследовать работу (снять таблицу функционирования) ИС 2-разрядного сумматора К155ИМ2.

2.3. На базе ИС К155ИМ2 спроектировать схему 4-разрядного двоичного сумматора – вычитателя и выполнить следующие арифметические операции А+В и С-D (значения А, В, С, D, соответствующие вашему варианту, приведены в табл.).

№ бригады	1	2	3	4	5
А	2	3	3	4	5
В	2	2	3	2	1
С	6	7	5	5	4
D	5	4	1	3	4

3. Содержание отчета

Для каждого спроектированного и исследованного в соответствии с заданием устройства должны быть приведены таблицы функционирования и логические выражения реализуемых ими функций и схема устройства.

4. Контрольные вопросы

1. Представьте операнды (слагаемые – при сложении; уменьшаемое и вычитаемое – при вычитании) в двоичном обратном коде и выполните следующие операции:

а) (+7) б) (+8) в) (+3) г) (+13)

(+1) (-5) (+8) (+10)

2. Представьте операнды в двоичном дополнительном коде и выполните те же операции, что и в пункте 1.

3. Дайте определение одноразрядного сумматора и спроектируйте его схему в ОФПН логических элементов. Сравните потребные для этого аппаратурные затраты (количество ИС) с затратами, необходимыми для схемы, приведенной на рис. 2.

4. Укажите достоинства и недостатки двоичных сумматоров с последовательным переносом.

5. На базе ИС К155ИМ2 спроектируйте схему 8-разрядного сумматора - вычитателя.