- •Гласман К.Ф., Покопцева М.Н.
- •«Аудиовизуальная техника»
- •Введение
- •2. БАЗОВЫЕ ЛОГИЧЕСКИЕ СХЕМЫ
- •2.1. Логические элементы
- •2.1.1. Основные логические функции
- •2.1.2. Составление логических функций
- •2.1.3. Производные основных логических функций
- •2.1.4. Логические элементы как схемы временной селекции
- •2.1.5. Логические состязания
- •2.2 Триггеры
- •2.2.1 Бистабильная ячейка
- •2.2.2. Асинхронные и синхронные триггеры
- •2.2.3. Статический синхронный RS-триггер
- •2.2.4 Статический синхронный D-триггер
- •2.2.5 Триггеры типа M-S ("ведущий-ведомый")
- •2.2.6. Динамический D-триггер
- •3. КОМБИНАЦИОННЫЕ УСТРОЙСТВА
- •3.1. Преобразователи кодов
- •3.1.1. Шифраторы
- •3.1.2. Дешифраторы
- •3.1.4. Преобразователи двоичного кода в двоично-десятичный
- •3.1.5. Преобразователи двоично-десятичного кода в двоичный
- •3.1.6. Взаимное преобразование кода Грея и двоичного кода
- •3.1.7. Схемы контроля четности и нечетности
- •3.2. Мультиплексоры и демультиплексоры
- •3.2.1. Мультиплексоры
- •3.2.2. Мультиплексор как универсальная комбинационная схема
- •3.2.3. Демультиплексоры
- •3.3. Арифметические устройства
- •3.3.1. Компараторы
- •3.3.2. Одноразрядные сумматоры
- •3.3.3. Сумматоры с последовательным переносом
- •3.3.4. Сумматоры с параллельным переносом
- •3.3.5. Устройства для вычитания чисел
60
Двоично-десятичный код
a0 |
|
|
|
|
|
|
1 |
|
|
10 |
|
X/Y Y1 |
|
|
|||||
b0 |
X1 |
|
|
||||||
11 |
2 |
|
|
||||||
c 0 |
X2 |
Y2 |
|
|
|||||
12 |
3 |
|
|
||||||
d0 |
X3 |
Y3 |
|
|
|||||
13 |
|
|
|||||||
a1 |
X4 |
Y4 |
4 |
|
|
||||
14 |
5 |
|
|
||||||
b1 |
X5 |
Y5 |
|
|
|||||
|
|
|
|
6 |
|
|
|||
|
|
|
|
|
|
Y6 |
|
|
|
|
|
|
|
|
|
7 |
|
|
|
|
15 |
|
Y7 |
|
|
|
|||
|
G |
8 |
|
|
|||||
c 1 |
|
|
|
|
ПР6 Y8 |
|
|
|
|
|
|
|
|
|
|
|
|||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
d1 |
|
|
|
|
|
|
|
|
|
10 |
X1 |
X/Y Y1 |
1 |
||
11 |
X2 |
Y2 |
2 |
||
12 |
X3 |
Y3 |
3 |
||
13 |
X4 |
Y4 |
4 |
||
14 |
5 |
||||
X5 |
Y5 |
||||
6 |
|||||
|
|
|
Y6 |
|
|
|
|
|
7 |
||
15 |
|
Y7 |
|
||
G |
8 |
||||
|
|
ПР6 Y8 |
|
||
|
|
|
b0
b1
b2
b3
b4
b5
b6
Двоичный код
Рис. 3.15. Преобразователь 2-декадного двоичнодесятичного кода в двоичный на ИС К155ПР6
3.1.6. Взаимное преобразование кода Грея и двоичного кода
Как было показано в разд. 1.4, преобразование n-разрядного двоичного кода в код Грея определяется следующим образом:
gn−1 =bn−1 ;
gi =bi bi+1 , 0 ≤ i ≤ n −2
Соответствующая этим формулам схема (для n=4), построенная на элементах ИСКЛЮЧАЮЩЕЕ ИЛИ, приведена на рис. 3.16.
b0 |
|
|
|
|
|
|
|
=1 |
|
g0 |
|
|
|
|
|||
b1 |
|
|
|||
|
|
|
|
|
|
|
|
|
|
|
|
|
|
=1 |
|
g1 |
|
|
|
|
|||
b2 |
|
|
|||
|
|
|
|
g2 |
|
|
|
|
|
||
|
|
=1 |
|
||
|
|
|
|||
|
|
|
|||
|
|
|
|
|
|
b3 g3
Рис. 3.16. Преобразование двоичного кода в код Грея
Определение i-го разряда выходного кода в процессе преобразования кода Грея в двоичный сводится к оценке четности и
ЦИФРОВЫЕ УСТРОЙСТВА И МИКРОПРОЦЕССОРЫ. ЧАСТЬ 1
61 |
КОМБИНАЦИОННЫЕ УСТРОЙСТВА |
|
|
нечетности числа единиц в разрядах gi +1...gn−1 . Затем находится bi = gi , если число единиц четно, и bi = gi , если это число нечетно.
Как оценка четности числа единиц, так и управляемая инверсия могут быть выполнены с помощью элемента ИСКЛЮЧАЮЩЕЕ ИЛИ. Выход элемента имеет нулевой уровень при четном количестве единиц на входах (0 или 2) и единичный - при нечетном. Если надо оценить четность числа единиц при большем количестве переменных, то можно использовать последовательное соединение элементов. Схема преобразования кода Грея в двоичный код, составленная с учетом описанных выше свойств элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, показана на рис. 3.17.
g0 |
=1 |
b0 |
|
||
g1 |
=1 |
b1 |
|
||
g2 |
=1 |
b2 |
|
||
g3 |
|
b3 |
Рис. 3.17. Преобразование кода Грея в двоичный код |
3.1.7. Схемы контроля четности и нечетности
Для применения кодов с обнаружением и исправлением ошибок необходимы схемы контроля четности (или нечетности) числа единиц в слове данных, а также формирователи бита паритета.
Схемой, позволяющей определить нечетность числа единиц в двухразрядном слове данных, является элемент ИСКЛЮЧАЮЩЕЕ ИЛИ (рис. 2.6). Если число единиц входного слова нечетное, то на выходе единичный уровень. При четном числе единиц входного слова на выходе появляется нулевой уровень. Для контроля четности числа единиц в двухразрядном слове можно использовать элемент ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ (рис.2.7). Наращивание разрядов достигается путем многоступенчатого соединения элементов ИСКЛЮЧАЮЩЕЕ ИЛИ (рис. 3.18). В первой ступени приводится контроль нечетности в парах разрядов слова. Выходные сигналы первой ступени являются входными для элементов второй ступени и т.д.
62
Схема рис. 3.18 может также служить формирователем бита четного паритета. Если число единиц в слове данных нечетное, то p =1, если четное - то p = 0 , т.е. в контрольный разряд записывается соответственно
1 или 0.
D0 |
|
=1 |
|
|
|
|
|
||
D1 |
|
|
|
|
=1 |
|
|
||
D2 |
|
|
||
|
=1 |
|
|
|
|
|
|
||
D3 |
|
|
|
|
=1 |
|
P |
||
D4 |
|
|||
|
||||
|
=1 |
|
|
|
|
|
|
||
D5 |
|
|
|
|
=1 |
|
|
||
D6 |
|
|
||
|
=1 |
|
|
|
|
|
|
||
D7 |
|
|
|
|
|
|
|
|
Рис. 3.18. Схема контроля нечетности (формирователь бита четного паритета)
Пример ИС:
К155ИП2 - 8-разрядная схема контроля четности и нечетности
(рис.3.19).
1 |
D0 |
M2 |
|
2 |
|
||
D1 |
|
|
|
8 |
|
|
|
|
D2 |
|
|
9 |
|
|
|
|
D3 |
|
5 |
10 |
|
||
|
D4 |
SE |
|
11 |
|
||
|
D5 |
|
6 |
12 |
SO |
||
|
D6 |
|
|
13 |
|
||
|
D7 |
|
|
3 |
|
|
|
EI |
|
|
|
4 |
|
|
|
EO |
|
|
|
|
|
|
Рис. 3.19. Схема контроля четности и нечетности К155ИП2
Микросхема имеет 8 информационных входов D0 ....D7 , два
управляющих входа (четный E1 и нечетный E0 ) и два выхода (выход четной суммы SE и выход нечетной суммы S0 ). В зависимости от значений управляющих сигналов схема может использоваться для контроля четности и нечетности, а также в качестве формирователя
ЦИФРОВЫЕ УСТРОЙСТВА И МИКРОПРОЦЕССОРЫ. ЧАСТЬ 1