Лабораторная работа # 3 (4 часа) исследование кмоп ячеек и-не и или-не
1. Цель работы
Исследование свойств, параметров и характеристик КМОП логических элементов И-НЕ и ИЛИ-НЕ с помощью программного средства схемотехнического моделирования HSpice и оценка значений последних вычислительными способами.
2. Лабораторные задания
2.1. (NAND03 gate) схема и входные файлы логического элемента И-НЕ.
Составить схему логического элемента И-НЕ с тремя входами, используя данные из таблицы 1 (Рис. 3.1):
INA
INB
INC
Z
0
0
0
1
0
0
1
1
0
1
0
1
0
1
1
1
1
0
0
1
1
0
1
1
1
1
0
1
1
1
1
0
|
|
Подложки n-МОП транзисторов подключены к VSS
Подложки p-МОП транзисторов подключены к VDD
Рис. 3.1. Условный знак логического элемента И-НЕ, электрическая схема, таблица истинности и виды входного и выходного сигналов
2.1.2. Получить описание схемы (nand03.netl файл) и расположить ее по следующему адресу:
/student_lab/digital_ic/variant_val/...
2.1.3. Необходимые входные файлы для моделирования.
Для входных файлов принять:
Продолжительность входного фронта: 50 псек
Значение выходной емкостной нагрузки: Cload=5 фФ
2.1.3.1. Необходимый входной файл для логического элемента И-НЕ, используемый для измерения уровня напряжения точки переключения в переходном режиме с применением программного средства схемотехнического моделирования HSpice, следующий:
*NAND03 Gate
*Threshold Voltage
* HSPICE Netlist .options POST=1 parhier=local
* Models section * Include models .include '/student_lab/digital_ic/all_models/model_val'
* Design variables section * Define parameters .param vdd = VDD_val .temp Temp_val
* Structural netlist section .include '/student_lab/digital_ic/variant_val/nand03.netl'
vvss vss gnd dc=0 vvdd vdd vss dc='vdd' vina ina vss dc=0 vinb inb vss dc=0 vinc inc vss dc=0 cload z 0 LOAD_val
* Analysis section * DC Analyses .dc vin 0 vdd 0.01 .probe v(*)
*Options .option post probe .option autostop
*Measures .meas dc vthr_ina_z find v(ina) when v(ina)=v(z) td=0.1 .meas dc vthr_inb_z find v(inb) when v(inb)=v(z) td=0.1 .meas dc vthr_inc_z find v(inc) when v(inc)=v(z) td=0.1
.end |
2.1.3.2. Необходимый входной файл для логического элемента И-НЕ, используемый для измерения задержек и времени переключения в переходном режиме с применением программного средства схемотехнического моделирования HSpice, следующий:
*NAND03 Gate
*Propagation Delay, Transition Time
* HSPICE Netlist .options POST=1 parhier=local
* Models section * Include models .include '/student_lab/digital_ic/all_models/model_val'
* Design variables section * Define parameters .param vdd = VDD_val .param tr=TR_val .param freq=FREQ_val .param per=’1/freq’ .param tst=’0.5*per’ .temp Temp_val
* Structural netlist section .include '/student_lab/digital_ic/variant_val/nand03.netl'
vvss vss gnd dc=0 vvdd vdd gnd dc='vdd' vina ina vss pulse (0 vdd ‘tst+0.0*per’ tr tr ‘0.5*per-tr’ ‘3.0*per’) vinb inb vss pulse (0 vdd ‘tst+0.0*per’ tr tr ‘0.5*per-tr’ ‘3.0*per’) vinc inc vss pulse (0 vdd ‘tst+0.0*per’ tr tr ‘0.5*per-tr’ ‘3.0*per’) cload z gnd LOAD_val
* Analysis section * Transient Analyses .tran ‘0.01*tr’ ‘5*per’ .probe v(*)
*Options .option post probe .option autostop
***Measures ***Propagation Delay .meas tran tplh_ina_z trig v(ina) val='0.5*vdd' fall=1 targ v(z) val='0.5*vdd' rise=1 .meas tran tphl_ina_z trig v(ina) val='0.5*vdd' rise=1 targ v(z) val='0.5*vdd' fall=1 .meas tran tplh_inb_z trig v(inb) val='0.5*vdd' fall=1 targ v(z) val='0.5*vdd' rise=2 .meas tran tphl_inb_z trig v(inb) val='0.5*vdd' rise=1 targ v(z) val='0.5*vdd' fall=2 .meas tran tplh_inc_z trig v(inc) val='0.5*vdd' fall=1 targ v(z) val='0.5*vdd' rise=3 .meas tran tphl_inc_z trig v(inc) val='0.5*vdd' rise=1 targ v(z) val='0.5*vdd' fall=3 ***Transition Time .meas tran ttlh_ina_z trig v(z) val='0.1*vdd' rise=1 targ v(z) val='0.9*vdd' rise=1 .meas tran tthl_ina_z trig v(z) val='0.9*vdd' fall=1 targ v(z) val='0.1*vdd' fall=1 .meas tran ttlh_inb_z trig v(z) val='0.1*vdd' rise=2 targ v(z) val='0.9*vdd' rise=2 .meas tran tthl_inb_z trig v(z) val='0.9*vdd' fall=2 targ v(z) val='0.1*vdd' fall=2 .meas tran ttlh_inc_z trig v(z) val='0.1*vdd' rise=3 targ v(z) val='0.9*vdd' rise=3 .meas tran tthl_inc_z trig v(z) val='0.9*vdd' fall=3 targ v(z) val='0.1*vdd' fall=3
.end |
2.2. Схема и входные файлы логического элемента ИЛИ-НЕ.
2.2.1. Составить схему логического элемента ИЛИ-НЕ с тремя входами, используя данные из таблицы 1 (Рис. 3.2):
INA
INB
INC
Z
0
0
0
1
0
0
1
0
0
1
0
0
0
1
1
0
1
0
0
0
1
0
1
0
1
1
0
0
1
1
1
0
|
|
Подложки n-МОП транзисторов подключены к VSS
Подложки p-МОП транзисторов подключены к VDD
Рис. 3.2. Условный знак логического элемента ИЛИ-НЕ, электрическая схема, таблица истинности и виды входного и выходного сигналов
2.2.2. Получить описание схемы (nor03.netl файл) и расположить ее по следующему адресу:
/student_lab/digital_ic/variant_val/...