3.6. Содержание отчета.

Отчет оформляется согласно требованиям, принятым на кафедре АиПУ, и должен содержать:

1. цели лабораторной работы;

2. функциональную схему реализации заданной логической функции, согласно таблицы1;

3. выводы по результатам выполнения лабораторной работы.

3.7. Контрольные вопросы

1. Почему мультиплексоры-селекторы можно отнести к универсальным логическим модулям? Докажите это.

2. Что называют порядком мультиплексора-селектора? В чем целевое назначение МS? Назовите разновидности ИМС мультиплексоров.

3. Каким образом по алгебраическому выражению булевой функции ее можно реализовать на ИМС МS? Ответ иллюстрируйте примером.

4. Сколько логических функций можно реализовать на мультиплексоре К155КП1в виде устройства с типовой структурой?

5. Каковы этапы построения комбинационных устройств типовой структурой на мультиплексорах? Приведите пример.

6. Каким образом мультиплексор-селектор можно использовать для формирования последовательностей импульсов? Нарисуйте функциональную схему и объясните ее работу, построив временные диаграммы для конкретной последовательности.

7. Какие ограничения накладываются на формирование импульсных последовательностей с помощью МS? (На длительность цикла, импульсов и пауз, их число.)

4. Полные арифметические сумматоры

4.1. Цели лабораторной работы

Изучение функциональных свойств микросхем полных арифметических сумматоров двоичных чисел на примере ИМС К155ИМ2, К155ИМ3 и их применения.

4.2. Основные сведения

Арифметический сумматор – комбинационное логическое устройство, предназначенное для реализации процедуры сложения двух двоичных чисел А и В. В интегральном исполнении, как правило, выпускаются сумматоры для сложения двух одно-, 2- и 4-разрядных чисел, а многоразрядные сумматоры строятся из ИМС сумматоров меньшей разрядности. Так сумматор К155ИМ2 является двухразрядным, а К155ИМ3 – полным арифметическим сумматором 4-разрядных чисел.

Согласно алгоритму, сложение двух чисел осуществляется поразрядно. При этом, если сумма (результат сложения) разрядов 1-го и 2-го слагаемых превышает основание системы счисления , то образуется единица переноса в следующий старший разряд. А в соответствующий разряд суммы записывается цифра, являющаяся разностью результата и основания системы счисления. Так в рассматриваемом случае слагаемые представлены в двоичной системе счисления (основание системы 2), то в разряд суммы следует записать 0, если результат сложения равен 2, и 1, если результат сложения разрядов слагаемых равен 3 (с учетом единицы переноса от сложения младших разрядов).

Таким образом, у ИМС сумматора кроме входов, на которые подаются слагаемые, должен быть вход переноса и кроме выходов суммы должен быть выход переноса. Такие сумматоры называются полными. Если же у микросхемы отсутствует либо вход, либо выход переноса, то сумматор будет неполным. Очевидно, что только из полных арифметических сумматоров можно строить многоразрядные суммирующие устройства.

В лабораторной работе рассматривается полный арифметический сумматор К155ИМ3, условное графическое обозначения (УГО) которого приведено на рис. 4.1. Здесь метками в дополнительных полях обозначены: А_i – входы первого слагаемого; В_i – входы второго слагаемого; Р₀- вход переноса; Р₄ – выход переноса; S_i – выходы сумматора, на которых формируется результат сложения.

Обозначим строчными латинскими буквами (с индексами) логические переменные, соответствующие разрядам чисел А и В, а сигналы на выходах сумматора – прописными латинскими буквами. Тогда числа А и В можно отобразить последовательностью символов.

A = < a3 a2 a1 a0 >

B = < b3 b2 b1 b0 >

Причем индекс i у переменных a_i и b_i есть показатель степени 2ⁱ при определении их веса в последовательности символов, отображающей число-слагаемое. Так что a₀ и b₀ соответствует самым младшим разрядам слагаемых (вес 2⁰ = «1»), а переменные a₃ и b₃ – старшим разрядам (с весом «8» = 2³).

Аналогичный смысл имеют индексы у меток выходов и выходных функций S_i, Р_j. Поэтому результат операции сложения представляется в виде последовательности: S = <S₃ S₂ S₁ S₀>. А функция Р₄ описывает сигнал переноса в разряд S₄ (пятый) результата сложения.

S₀

S₁

S₂

S₃

P₄

Рисунок 4.1. Условное графическое обозначение ИМС четырехразрядного полного сумматора К155ИМ3

Сумматор, выполняющий операцию сложения двух одноразрядных чисел, называется одноразрядным сумматором. Логику его функционирования отражает таблица истинности, представленная на рис. 4.2.

a	b	S	p
0	0	0	0
0	1	1	0
1	0	1	0
1	1	0	1

Рисунок 4.2. Таблица истинности одноразрядного сумматора

Из таблицы истинности легко определить ФАЛ для выхода разрядной суммы s и выхода переполнения р:

S = b  a (1)

P = ab (2)

Очевидно, что выражение (1) нельзя реализовать на элементе «ИЛИ», поскольку при комбинации входных сигналов <1,1> значение функции s равно единице. Однако данная функция соответствует функции «сложение по модулю два», известной также как «исключающее ИЛИ». Поэтому выражение (1) эквивалентно следующему выражению:

S = a  b (3)

Выражение (2) реализуется элементом 2И. Функциональная схема данного сумматора приведена на рис. 4.3. Он не может быть использован для построения многоразрядных сумматоров, поскольку не обладает входом переноса из предыдущего разряда. Такие сумматоры называют неполными или полусумматорами.

Рисунок 4.3. Функциональная схема полусумматора

Полный сумматор, обладая входом переноса из предыдущего разряда имеет расширенную, по сравнению с полусумматором таблицу истинности. Она представлена на рис. 4.4.

P0	A	b	S	P1
0	0	0	0	0
0	0	1	1	0
0	1	0	1	0
0	1	1	0	1
1	0	0	1	0
1	0	1	0	1
1	1	0	0	1
1	1	1	1	1

Рисунок 4.4. Таблица истинности полного одноразрядного сумматора

По таблице истинности определяется ФАЛ выходов S и P₁. Поведение S, по прежнему описывается функцией «исключающее ИЛИ». А в поведении Р₁ произошли изменения, по сравнению с соответствующим выходом полусумматора. Функция стала более сложной. Ее уже нельзя описать элементом «И». Она соответствует функции мажоритарности 2 из трех (2 из 3).ФАЛ для S и P₁ имеют вид:

S=a  b  р₀ (4)

р₁=ab  р₀(а  b) (5)

На рис. 4.5 представлена функциональная схема полного сумматора.

Рисунок 4.5. Функциональная схема полного одноразрядного сумматора.

Обобщив выражения (4) и (5) для сумматора произвольного порядка получим функциональные выражения, определяющие поведение его выходных функций.

S_i = a_ib_ip_i, (6)

P_i+1=a_ib_i+p_i(a_i + b_i), где i   0, 1, 2, 3  (7)

ИМС арифметических сумматоров можно применять не только для сложения целых положительных чисел, но и для их вычитания. Известно, что вычитание – это сложение с отрицательным числом.

А - В = А + (-В)

Однако, в таком случае, необходимо отображать и модуль и знак числа. Для этого вводится дополнительный знаковый разряд (крайний слева в записи числа), где ставится 1, если число отрицательное и 0, если число положительное. Знаковый разряд участвует в сложении чисел как обычный разряд модуля числа. Но для осуществления операции вычитания на сумматоре необходимо отрицательные числа представить в дополнительном коде. Дополнительный код числа «-В» находится по следующим правилам:

1)число В поразрядно инвертируется, то есть единицы заменяются нулями, а нули единицами, получим ;

2)к числу прибавляется единица (арифметическое сложение): + 0001, затем результат дополняется знаковым разрядом.

В итоге образуется дополнительный код

В_доп= 1.( +0001).

Например, В = - 0111₍₂₎ =-7₍₁₀₎.

Дополнительный код этого числа будет отображён комбинацией:

(+ 0001) = 1000 + 0001 = 1001

В_доп= 1.1001

Дополнительный код положительного числа совпадает с записью самого числа, только в знаковом разряде ставится ноль:

если А  0, то А_доп= 0.А

Таким образом, вычитание заменяется сложением чисел в дополнительных кодах. При этом получится дополнительный код разности. Единица переноса от сложения знаковых разрядов теряется (не учитывается), а цифра в знаковом разряде разности укажет знак результата: если 1, то разность отрицательная, а если 0, то разность – положительное число.

Пример 1. Пусть А = 1100₍₂₎= 12₍₁₀₎ > 0; В = -0111₍₂₎< 0.

Запишем числа А и В в дополнительном коде:

[А]_доп= 0.1100, [В]_доп= 1.1001

Выполним сложение: [А]_доп= 0.1100

+ [В]_доп= 1.1001

[А]_доп+ [В]_доп= 10.0101 = [А-В]_доп

теряется

Результат: [А]_доп+[В]_доп= 0.0101₍₂₎= 5₍₁₀₎= А - В = 12 - 7.

Пример 2. Пусть А = 0101 = 5₍₁₀₎ > 0; В = -1011₍₂₎= -11₍₁₀₎< 0.

Представим эти числа в дополнительном коде:

А_доп= 0.0101, В_доп= 1.0101.

Выполним сложение: А_доп= 0.0101

+ В_доп=1.0101

А_доп+ В_доп= 1.1010 = А - В_доп

Чтобы найти результат в прямом коде, необходимо выполнить обратные преобразования:

1) А - В_доп- 0001 = 1010 - 0001 = 1001;

2) инвертируем полученную комбинацию 0110₍₂₎= 6₍10₎

3) результат А - В = 5₍₁₀₎-11₍₁₀₎= -6₍₁₀₎.

Описанный алгоритм позволяет строить на основе ИМС К155ИМ3 вычитатели двоичных чисел, дополняя их схемами формирования дополнительных кодов слагаемых (по входам) и преобразования дополнительного кода суммы-разности в прямой код (на выходах сумматора) 1. Так строятся арифметические устройства ЭВМ и микропроцессоров, позволяющие выполнять не только сложение и вычитание, но и умножение и деление двоичных чисел.

Кроме того, ИМС арифметических сумматоров, функциональные логические модули, можно использовать для реализации любых логических функций.