1.5 Дополнительные элементы устройства и характеристика устройства в целом.
Дополнительные элементы устройства.
В этом разделе описаны те элементы нашего устройства, которые не входят в основной алгоритм его работы, но присутствуют в проекте как вспомогательные. Это, прежде всего, D-триггеры, обеспечивающие защиту от возможных сбоев в работе устройства, а также задержку там, где это необходимо. Так, для создания задержки данных с RS-232 в блоке RS_232_Analyzer_Incoming использованы D-триггеры inst, inst2 и inst5. Все остальные D-триггеры используются в данном блоке для защиты от возможных сбоев. Аналогично, в блоке part3 все D-триггеры используются для защиты от возможных сбоев, а в блоке part4 D-триггеры используются исключительно для создания задержек. Global (maybe).
Помимо D-триггеров в блоке part3 также использованы логические элементы “и”. Первый элемент (inst1) нужен для того, чтобы разрешать работу счетчику lpm_counter3 только в том случае, когда сигнал eq с компаратора lpm_compare0 стал равным ‘1’, что значит конец приема по каналу RS-232 количества сигналов и начало приема данных о каждом сигнале. Второй сигнал, который объединяется с eq по “и” – сигнал о приходе пакета по RS-232.
Второй элемент “и” использован для синхронизации переполнения счетчика lpm_counter3 с сигналом о приходе пакета. Дело в том, что сигнал переполнения без этой синхронизации будет выставлен до тех пор, пока на вход счетчика не поступит очередной импульс, что серьезно нарушит функционирование устройства.
Характеристика устройства в целом.
Итак, вернемся к нашему техническому заданию. Устройство было разделено на 3 основных блока, но можно допустить и другое логическое разделение:
блок приема данных по каналу RS-232 и их обработка, блок генерации сигнала с параметрами, формируемыми первым блоком.
В целом синтезированное устройство содержит все необходимые для его правильной работы компоненты.
2. Тестирование устройства
Подход к тестированию данного устройства состоял в проведении тестирования в несколько этапов. Первый этап состоял в тестировании каждого отдельного блока средствами САПР Quartus II 7.1 Web Edition путем моделирования на временных диаграммах. Второй этап – в тестировании блока RS_232_Analyzer_Incoming на плате EP2C8F256C8. Третий этап тестирования – тестирование всего устройства на плате EP2C8F256C8. Рассмотрим тестирование отдельных блоков.
2.1 Тестирование блока rs_232_Analyzer_Incoming
Для тестирования этого блока была создана временная диаграмма, выбран период clk 40 нс, что соответствует частоте 25 МГц. В качестве входного сигнала во временной диаграмме была использована имитация сигнала RxD; значения этого сигнала определялись экспериментально из расчета, что один бит передается за 104 мкс. Выходами на временной диаграмме являются сигнал о приходе пакета (packet), а также значение принятого пакета (result).
Временная диаграмма тестирования приведена на рис пр_3.1 приложения 3. Как видно из временной диаграммы, синтезированный блок выдает корректные значения (соответствующие последовательному коду на линии RxD).
Для тестирования блока RS_232_Analyzer_Incoming на плате, он был дополнен подблоком RS_232_Signal. Этот подблок представляет собой генератор меандра фиксированной частоты по совпадению по времени сигнала packet и заданного значения принятого байта (result). Его текст приведен в приложении 3 на рисунке пр_ 3.1.
Также для тестирования блока на плате выход принятого пакета (result) был разделен на биты, и каждый из 8 бит был подключен к led-индикатору. Это позволило нам выяснить, правильно ли принимается пакет с RS-232. Для передачи байтов по RS-232 была использована программа COMMTEST.exe При тестировании оказалось, что передаваемый по RS-232 байт задерживается относительно импульса packet на 52 мкс. Эта ошибка была исправлена путем корректировки конечного автомата RS_232_Analyzer. Схема тестирования блока RS_232_Analyzer_Incoming приведена на рис. 2.1.
Рис. 2.1.