- •Лекция 12. Комбинационные цифровые устройства
- •12.1. Дешифраторы и шифраторы
- •12.1.1. Шифраторы
- •Каскадирование шифраторов применяется для увеличения разрядности входного кода (рис. 3).
- •12.1.2. Дешифраторы
- •Увеличение разрядности дешифратора
- •Семи сегментный дешифратор
- •Матричный индикатор
- •Индикаторы для диспетчерских щитов
- •12.2. Преобразователи кодов
- •12.3. Мультиплексоры и демультиплексоры
- •12.3.1. Мультиплексоры
- •Реализация логических функций на мультиплексорах
- •Увеличение разрядности мультиплексора
- •12.3.2. Демультиплексоры
- •Примеры использования демультиплексоров:
- •12.4. Сумматоры
- •Полусумматор
- •Полный сумматор
- •Вычитатель
- •Методы вычитания
Полный сумматор
Одноразрядный полный сумматор (Summator) имеет три входа: для разряда слагаемого An, разряда слагаемого Bn и входного сигнала переноса из младшего разряда Pn-1.
Результат сложения Sn и перенос в старший разряд Pn (рис.) значения, которых представлены в таблице истинности (табл. 2).
Рис. Обозначение одноразрядного полного сумматора, (а),
и его функциональная схема на полусумматорах, (б).
Вместо элемента 2ИЛИ можно использовать третий полусумматор, у которого S = P n.
Таблица истинности одноразрядного полного сумматора
Набор |
Первое слагаемое |
Второе слагаемое |
Перенос
|
Результат |
|
Сумма |
Перенос |
||||
An |
B n |
P n –1 |
S n |
P n |
|
1 |
0 |
0 |
0 |
0 |
0 |
2 |
0 |
0 |
1 |
1 |
0 |
3 |
0 |
1 |
0 |
1 |
0 |
4 |
0 |
1 |
1 |
0 |
1 |
5 |
1 |
0 |
0 |
1 |
0 |
6 |
1 |
0 |
1 |
0 |
1 |
7 |
1 |
1 |
0 |
0 |
1 |
8 |
1 |
1 |
1 |
1 |
1 |
Вывод: сложение в двоичной системе производится с учетом переноса из младшего разряда аналогично «сложению в столбик» в десятичной системе.
При этом максимальное значение результата сложения в одном разряде с учетом переносов равно: An + Bn + Pn-1 = 12+12+12 = 112 = 310, где Pn = 1, Sn = 1.
Параллельный многоразрядный сумматор состоит из n одноразрядных сумматоров (рис. 4). Входные сигналы подаются на одноразрядные сумматоры одновременно. Если появляются сигналы переноса, то они поступают в старший разряд.
Вывод: пока не состоится сложение в младшем разряде и не определится значение переноса не может быть определена сумма в разряде более старшем.
Максимальное значение результата сложения с учетом переносов: Pn, Sn = 112 = 310.
Рис. Параллельный многоразрядный сумматор
При использовании обратного кода перенос из самого старшего разряда подается на вход переноса самого младшего разряда. В остальных случаях на вход самого младшего разряда подается логический ноль.
Сумматоры с поразрядным переносом выпускаются в виде микросхем на 2 и 4 разряда. Например, К561ИМ1 – сумматор на 4 разряда. Для увеличения разрядности до 8 необходимо взять две микросхемы и соединить их последовательно по цепи переноса.
Сумматор с поразрядным последовательным переносом наиболее прост с точки зрения схемной реализации.
Быстродействие данного сумматора ограничено временем, за которое сигнал переноса последовательно распространяется через все разряды сумматора.
Этот недостаток отсутствует у параллельных сумматоров с параллельным переносом.